應(yīng)用于UWB系統(tǒng)的低功耗頻率綜合器設(shè)計與研究.pdf

1、CMOS頻率綜合器和鎖相環(huán)(PLL)在現(xiàn)代無線通訊系統(tǒng)中的應(yīng)用越來越廣泛。便攜式電子通訊系統(tǒng)要求鎖相環(huán)低相位噪聲、低功耗、低成本。為了減小功耗和面積,就要犧牲掉一部分的噪聲性能,而好的噪聲性能往往功耗較大成本較高。所以一般情況下鎖相環(huán)在設(shè)計的過程中需要在這三者之間取折衷。
　　 本文以低功耗、小面積的頻率綜合器的設(shè)計和實現(xiàn)為目標(biāo),以“自上而下”(Top-Down)的設(shè)計流程為主線,分別從系統(tǒng)級和電路級設(shè)計入手,研究了頻率綜合器環(huán)

2、路參數(shù)設(shè)計和噪聲估計方法,并用SMIC0.13umCMOS工藝設(shè)計了一個低壓下工作的較高輸出頻率的頻率綜合器。
　　 在系統(tǒng)級設(shè)計方面,通過開環(huán)三階s域模型的分析得到系統(tǒng)參數(shù)設(shè)計流程,并計算出滿足系統(tǒng)穩(wěn)定性的環(huán)路參數(shù)。為了實現(xiàn)小面積低功耗,電荷泵電流選取較小值,這樣增加濾波器電阻值并減小電容從而減小面積。由于本文采用的是環(huán)形振蕩器,噪聲性能與LC諧振相比稍差,而系統(tǒng)對VCO的噪聲傳遞函數(shù)是高通特性,所以本文在設(shè)計時選取了較大的帶

3、寬以抑制VCO噪聲對系統(tǒng)的貢獻(xiàn)。
　　 在VCO設(shè)計方面,分別從工作原理、常用的電路結(jié)構(gòu)、噪聲模型作詳細(xì)的分析。根據(jù)噪聲分析模型指導(dǎo)實際電路設(shè)計中的噪聲優(yōu)化。
　　 在電路設(shè)計方面,設(shè)計了一個工作在低電壓下的電荷泵電路,并對其電流匹配進(jìn)行了仿真驗證。對于壓控振蕩器采用全差分對稱負(fù)載延時單元,與單端環(huán)形振蕩器相比,本文采用的結(jié)構(gòu)對電源和襯底的噪聲抑制能力較強(qiáng),在輸出多相位的同時能夠得到更高頻率的輸出信號。對于環(huán)路濾波器中的