基于FPGA的數(shù)據(jù)壓縮緩存系統(tǒng)研究.pdf

1、隨著移動(dòng)互聯(lián)網(wǎng)的蓬勃發(fā)展，面對(duì)海量用戶數(shù)據(jù)，如何對(duì)其進(jìn)行有效存儲(chǔ)成為一個(gè)亟待解決的問題。壓縮存儲(chǔ)技術(shù)借助高效的壓縮算法對(duì)用戶數(shù)據(jù)進(jìn)行壓縮后存儲(chǔ)，極大減小了數(shù)據(jù)存儲(chǔ)空間。但壓縮率高算法往往壓縮速率很低，因此需要借助硬件平臺(tái)，如FPGA(Field Programmable Gate Array)對(duì)其加速。壓縮率高的算法為了維持高壓縮率需要存儲(chǔ)較多的歷史信息，而FPGA片上資源有限，因此只能使用訪問效率較低而容量大的外部存儲(chǔ)器，為提高壓縮系

2、統(tǒng)運(yùn)行效率，綜合計(jì)算機(jī)系統(tǒng)中Cache(高速存儲(chǔ)器)的設(shè)計(jì)經(jīng)驗(yàn)，設(shè)計(jì)實(shí)現(xiàn)一種基于FPGA的硬件緩存系統(tǒng)來提高數(shù)據(jù)壓縮系統(tǒng)的性能。
　　本文分析了現(xiàn)有緩存技術(shù)的發(fā)展和實(shí)現(xiàn)原理，并針對(duì)FPGA硬件加速平臺(tái)，對(duì)緩存框架和結(jié)構(gòu)進(jìn)行擴(kuò)展和改進(jìn)，設(shè)計(jì)了緩存系統(tǒng)映射表和數(shù)據(jù)表，將控制信息和數(shù)據(jù)信息分開存儲(chǔ)，加快地址命中與否的判斷過程，并實(shí)現(xiàn)了易于硬件實(shí)現(xiàn)的數(shù)據(jù)替換算法。在緩存系統(tǒng)內(nèi)部模塊間利用流水線技術(shù)進(jìn)行加速，通過引入預(yù)處理技術(shù)，提前計(jì)算訪存

3、地址，使地址不間斷送給外部DDR(Double Data Rate)存儲(chǔ)器，保持DDR始終處于滿負(fù)荷工作狀態(tài)。并依據(jù)不同硬件環(huán)境設(shè)計(jì)單路和多路的緩存實(shí)現(xiàn)方案。最終通過緩存系統(tǒng)提升硬件壓縮系統(tǒng)性能。分析了對(duì)緩存系統(tǒng)性能影響較大的DDR讀寫過程，并對(duì)影響DDR讀寫性能的參數(shù)進(jìn)行研宄，結(jié)合壓縮算法訪存地址產(chǎn)生方式，對(duì)訪存地址次序進(jìn)行調(diào)整，減少DDR訪問換行延遲；對(duì)緩存命中率與緩存空間大小關(guān)系進(jìn)行研宄，通過調(diào)整各組緩存空間大小，增大緩存平均命中

4、率并減少平均訪存次數(shù)；介紹新式存儲(chǔ)器并應(yīng)用混合存儲(chǔ)這種改進(jìn)方法，減少存儲(chǔ)器讀寫延遲。通過對(duì)緩存系統(tǒng)進(jìn)一步優(yōu)化，提高緩存系統(tǒng)性能和擴(kuò)展性。最終設(shè)計(jì)完成了緩存系統(tǒng)的硬件實(shí)現(xiàn)，系統(tǒng)采用同步時(shí)鐘設(shè)計(jì)，時(shí)鐘頻率為200Mhz。緩存系統(tǒng)單路實(shí)現(xiàn)方案經(jīng)過開發(fā)板測(cè)試，在FPGA上壓縮時(shí)間相比軟件平均減少4.5倍；FPGA上最高吞吐率為5.66MB/s，系統(tǒng)吞吐率相比軟件平均提升4.51倍。緩存系統(tǒng)在設(shè)計(jì)實(shí)現(xiàn)中使用了較少的硬件資源，具有比較廣泛的適用范圍