實時信號分析儀中PXIE高速接口的設(shè)計與實現(xiàn).pdf

1、實時信號分析儀是無線通信、航空、導航等領(lǐng)域中廣泛使用的一種測試儀器。數(shù)字化、寬頻帶、高分辨率已成為實時信號分析儀的發(fā)展趨勢,這要求數(shù)據(jù)總線具備高傳輸帶寬,高穩(wěn)定性和可靠性。PXIE(面向儀器的PCIE總線擴展)是現(xiàn)在主流的儀器總線技術(shù),PCI Express v2.0達到5.0Gb/s的傳輸速率,PCIE差分串行傳輸和糾錯機制有力的保證了數(shù)據(jù)傳輸?shù)馁|(zhì)量。
　　本文采用PXIE來實現(xiàn)實時信號分析儀中大量數(shù)據(jù)的高速穩(wěn)健傳輸。要完成設(shè)計

2、首先需要對PXIE硬件規(guī)范和PCIE傳輸協(xié)議作深入的理解;再通過需求分析,給出PXIE高速接口的總體方案設(shè)計,并結(jié)合PXIE總線的實現(xiàn)方式,設(shè)計以FPGA為主體器件的詳細硬件實現(xiàn)方案,以及為實現(xiàn)數(shù)據(jù)高速傳輸,確立了PXIE傳輸協(xié)議、DMA控制器和高速緩存的邏輯設(shè)計方案;然后根據(jù)硬件實現(xiàn)方案,使用Cadence軟件作了詳細電路圖設(shè)計,設(shè)計的主要考慮因素是系統(tǒng)性能、功耗和集成度;最后根據(jù)邏輯設(shè)計方案,使用ISE14.2綜合開發(fā)平臺完成PXI

3、E傳輸協(xié)議、DMA控制器和高速緩存的各模塊詳細邏輯設(shè)計和RTL級代碼編寫。其中DMA控制器和高速緩存的邏輯設(shè)計是本文重中之重。本文實現(xiàn)了PIO、DMA和中斷這三種數(shù)據(jù)傳輸方式。使用FIFO、RAM和DDR3這三種方式來完成不同類數(shù)據(jù)的緩存。
　　在板卡硬件調(diào)試完成后,搭建 FPGA邏輯調(diào)試平臺,對邏輯設(shè)計部分使用Xilinx ISE14.2綜合開發(fā)平臺自帶的Chipscope軟件進行在線調(diào)試驗證,主要包括高速接口的PIO功能、DM