基于隨機(jī)采樣的數(shù)字前端功率消耗問題的研究.pdf

1、隨著大規(guī)模集成電路設(shè)計和制造技術(shù)的飛速發(fā)展,以Shannon均勻采樣定理為基礎(chǔ)的數(shù)字信號處理技術(shù)得到了飛速發(fā)展和廣泛應(yīng)用,但是,在具體的工程實踐中,Shannon采樣定理也顯現(xiàn)出了它的局限性。本文主要探討了非均勻采樣的基本理論及實現(xiàn),并研制出一套基于FPGA的非均勻采樣系統(tǒng)。
　　 數(shù)字前端是現(xiàn)在移動終端中最重要的信號處理設(shè)備,降低其對功率和頻率的依賴具有重要的理論和現(xiàn)實意義。本文通過可編程邏輯器件(FPGA)的特有結(jié)構(gòu),設(shè)計了

2、一種簡捷高效的隨機(jī)時鐘產(chǎn)生模塊,并利用所產(chǎn)生的隨機(jī)時鐘作為數(shù)字前端中模數(shù)轉(zhuǎn)換器(ADC)的工作時鐘頻率,以達(dá)到產(chǎn)生不均勻采樣ADC的目的,從而有效地降低ADC或數(shù)字前端的功率消耗。通過仿真實驗結(jié)果表明,本文所設(shè)計的FPGA模塊能夠產(chǎn)生隨機(jī)性很好的時鐘信號,而且優(yōu)于現(xiàn)有的設(shè)計方法。同時本文通過實驗發(fā)現(xiàn)隨機(jī)性越大的時鐘信號能有效降低數(shù)字前端的功率消耗。
　　 文章首先是緒論。簡單的介紹了采樣理論及采樣方式；并概述了非均勻采樣的理論及

3、其國內(nèi)外發(fā)展現(xiàn)狀,然后在第二部分詳細(xì)介紹了非均勻采樣的基礎(chǔ)理論。在第三部分用MATLAB對均勻采樣和非均勻采樣進(jìn)行了仿真和頻譜分析,對非均勻采樣的可靠性進(jìn)行了驗證。第四部分是本文的重點部分。詳細(xì)地介紹了整個隨機(jī)時鐘發(fā)生模塊的硬件設(shè)計與實現(xiàn),軟件設(shè)計與實現(xiàn)。首先是整個硬件系統(tǒng)的設(shè)計框圖;然后介紹了FPGA與ADC接口的硬件設(shè)計；最后對FPGA進(jìn)行軟件編制及功能的實現(xiàn),并對ADC在采用隨機(jī)時鐘和均勻時鐘時的功率消耗進(jìn)行對比。最后是本文的結(jié)束