在微控制器(MCU)中的高效乘法累加器的設(shè)計(jì).pdf

1、高性能微控制器（即MCU）是數(shù)字系統(tǒng)的核心部件，目前很多的電子和家電產(chǎn)品中都用到了MCU。今天，科學(xué)計(jì)算、數(shù)字信號處理和圖象處理、微控制和處理器等計(jì)算量很大的領(lǐng)域?qū)Ω咝阅艹朔ㄟ\(yùn)算的需求使得乘法運(yùn)算必須通過全硬件方法實(shí)現(xiàn)。相對來說，乘法代價(jià)高并且運(yùn)算速度慢，很多計(jì)算問題的性能通常由乘法運(yùn)算所能執(zhí)行的速度決定，乘法器完成一次操作的周期基本上決定了處理器的主頻。在速度和面積方面乘法器都是非常重要的。過去十多年中，高性能乘法器技術(shù)突飛猛進(jìn)，新的

2、理論和方法不斷涌現(xiàn)，乘法器算法圍繞著延時最小，結(jié)構(gòu)映射規(guī)則和盡可能降低功耗的原則展開。 本課題針對目前公司內(nèi)部已有的MCU項(xiàng)目，在8051系列微控制器（IP CORE）的基礎(chǔ)上對算術(shù)運(yùn)算模塊進(jìn)行改進(jìn)，采用一種高效的乘法器（乘-累加器件）。按照數(shù)字ASIC自頂向下的系統(tǒng)設(shè)計(jì)流程，采用模塊化設(shè)計(jì)方法，利用VerilogHDL硬件描述語言，實(shí)現(xiàn)了微控制器的DSP功能，增加了微控制器的數(shù)字運(yùn)算能力，使該微控制器可以進(jìn)行較復(fù)雜的數(shù)學(xué)運(yùn)算。

3、通過Veirlog XL對Verilog代碼進(jìn)行仿真，使用Design Compiler工具對代碼進(jìn)行綜合，再使用Veirlog XL等對綜合后的器件進(jìn)行后仿真，最后給出了部分版圖的設(shè)計(jì)。 本文在實(shí)現(xiàn)MCU的乘-累加器的設(shè)計(jì)過程中，按照可復(fù)用IP核的要求，分析了乘法和加法單元的結(jié)構(gòu)、電路和算法，設(shè)計(jì)了8位乘加器的IP核，嵌入到8051MCU的IP核中，增加了MCU的運(yùn)算功能。對于8位乘加器的IP核設(shè)計(jì)，在節(jié)省資源和縮短延遲方面，