基于PCI的HDLC協(xié)議處理器的設(shè)計(jì)與優(yōu)化.pdf_第1頁
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文檔簡介

1、本文所研究的課題是江蘇省十五科技攻關(guān)項(xiàng)目基于PCI/Compact PCI的高速業(yè)務(wù)接入芯片，即“高速多通道HDLC(High Irevel Data Link Control：高級數(shù)據(jù)鏈路協(xié)議)控制器芯片的研制開發(fā)”的一部分。其主要目的是完成核心電路高級鏈路數(shù)據(jù)(HDLC)協(xié)議處理器模塊的設(shè)計(jì)。與目前的一些通用芯片中采用將多個(gè)32通道HDLC處理器進(jìn)行堆疊的方法來處理更多的數(shù)據(jù)通道，設(shè)計(jì)了可以同時(shí)處理4個(gè)E1鏈路，最大128個(gè)邏輯通道

2、的HDLC處理器?；竟ぷ髟硎牵菏紫葘?28個(gè)低速的HDLC通道的數(shù)據(jù)進(jìn)行緩沖，然后使用一個(gè)具有分時(shí)處理能力的高速HDLC處理器，通過時(shí)分復(fù)用的方式進(jìn)行數(shù)據(jù)的處理。這樣設(shè)計(jì)的模塊在ASIC芯片資源占用和通道管理上都有明顯的優(yōu)勢。 完成了HDLC IP核數(shù)據(jù)通路和控制通路各個(gè)層次模塊的設(shè)計(jì)規(guī)劃，使用硬件描述語言Verilog HDL實(shí)現(xiàn)了IP各模塊的設(shè)計(jì)；借助EDA工具ISE集成開發(fā)環(huán)境完成了IP核各模塊的編程、調(diào)試和面向FPG

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