面向極低誤比特率測試的信道編譯碼算法及硬件實現(xiàn)研究.pdf

1、信道糾錯碼作為數(shù)字通信系統(tǒng)物理層技術(shù)的核心,一直以來都是理論與工程實現(xiàn)研究的熱點。目前構(gòu)成信道糾錯碼研究領(lǐng)域的四大內(nèi)容分別是理論分析、算法設(shè)計與仿真、硬件實現(xiàn)和系統(tǒng)測試。其中,系統(tǒng)測試是溝通算法設(shè)計和硬件實現(xiàn)的橋梁。近年來受海量數(shù)據(jù)存儲與高清傳輸?shù)尿?qū)動,通信系統(tǒng)極低誤比特率(BER)性能受到關(guān)注,致使測試技術(shù)日漸成為通信技術(shù)發(fā)展不可或缺的重要手段。本文主要研究適用于不同糾錯碼類型且能實現(xiàn)極低BER測試的信道編譯碼算法及硬件實現(xiàn),為定量研

2、究不同碼型在極低BER區(qū)域的性能提供測試方法。主要工作及其成果如下：
　　 ⑴為了給信道編譯碼研究提供便捷的測試方法,有必要研究能兼容測試多種碼型極低BER性能的方法和能用外界采集的數(shù)據(jù)測試編譯碼器的技術(shù),但是這方面的研究較少受到研究者關(guān)注。為了提供便捷的信道編譯碼測試方法,針對降低測試平臺重構(gòu)復(fù)雜度和實現(xiàn)數(shù)據(jù)無差錯傳輸?shù)哪繕?biāo),將開放式系統(tǒng)互聯(lián)(OSI)的分層思想運用于可重構(gòu)系統(tǒng)中,構(gòu)建信道編譯碼系統(tǒng)測試平臺。實驗表明,基于本文

3、所提出的可重構(gòu)信道編譯碼測試方法,實現(xiàn)多邊類型低密度奇偶校驗(LDPC)碼和Golay碼BER達到10-10級別的性能測試,同時能夠用外界采集的數(shù)據(jù)高速測試編譯碼器性能。
　　 ⑵當(dāng)前LDPC碼譯碼器架構(gòu)的研究,主要集中于面向具體應(yīng)用的結(jié)構(gòu)化LDPC碼的譯碼器架構(gòu),鮮見以測試為目標(biāo)的可用于多種碼型的通用譯碼器架構(gòu)。為了在同一譯碼器架構(gòu)中實現(xiàn)多種LDPC碼譯碼,以隨機LDPC碼作為設(shè)計出發(fā)點,利用LDPC碼的樹狀圖結(jié)構(gòu),我們提出基

4、于緩存的LDPC碼譯碼器架構(gòu)。FPGA驗證表明,該譯碼器架構(gòu)能以較高的吞吐量和較低的資源消耗實現(xiàn)多種LDPC碼譯碼。
　　 ⑶為了實現(xiàn)高吞吐量和低資源消耗的通用LDPC碼譯碼器,在一個高效的譯碼器架構(gòu)下,以降低校驗點和變量點的運算復(fù)雜度為目標(biāo),有必要研究適用于硬件實現(xiàn)的譯碼算法。面向譯碼器的高效硬件實現(xiàn),基于Reed所提出的比特錯誤概率估計方法,結(jié)合Chase的代數(shù)軟判決譯碼算法,從代數(shù)軟判決的角度出發(fā),我們提出基于Reed方法

5、的譯碼算法。研究發(fā)現(xiàn)該譯碼算法與Min-Sum譯碼算法具有相同的形式。
　　 ⑷目前有關(guān)Golay碼代數(shù)軟判決譯碼算法的研究主要考慮如何提高糾錯性能,鮮有學(xué)者關(guān)注Golay碼面向硬件實現(xiàn)的譯碼算法。以硬件實現(xiàn)為目標(biāo),針對降低譯碼算法復(fù)雜度,采用改進概率表征值和縮減錯誤模式集合的方法,我們提出適用于硬件實現(xiàn)的Golay碼可糾六錯的軟判決譯碼算法。計算機仿真表明,譯碼算法復(fù)雜度得到較大幅度降低,尤其是高信噪比條件下,如信噪比為5dB

6、時,算法復(fù)雜度降低了11.89倍。
　　 ⑸為了測試Golay碼的極低BER性能,必須對Golay碼譯碼算法進行硬件建模?；谒岢龅腉olay碼可糾六錯的軟判決譯碼算法,為了避免集中式控制方法所導(dǎo)致的高硬件復(fù)雜度,我們將路由協(xié)議與分布式控制方法應(yīng)用于軟判決譯碼器的設(shè)計。實驗表明,本文所提出的軟判決譯碼器相較Chase軟判決譯碼器,在保持相同的BER性能的同時,具有更低的硬件資源占用,尤其是高信噪比條件下,如信噪比為5dB時,資