NoC路由算法及仿真模型的設計與研究.pdf

1、隨著半導體技術以及集成電路技術的飛速發(fā)展，單個芯片中IP(IntellectualProperty)核數量越來越多。當單個芯片上集成的IP核數目達到成百上千的時候，基于片上總線的SoC(System-on-a-Chip)在設計上遇到了全局時鐘難以同步、地址空間有限、無法支持多節(jié)點并行通訊與系統(tǒng)擴展不夠靈活等問題，嚴重制約了集成在單一芯片上的IP核規(guī)模及系統(tǒng)性能。將計算機網絡技術引入SoC設計領域，以片上網絡的形式從體系結構上徹底解決上述

2、問題并成為該領域的研究熱點。目前NoC(Network on chips)上的研究大部分集中在對拓撲結構、路由器和路由算法等各個部件的性能優(yōu)化方面。 論文的主要工作正是對以上幾個方面進行研究的，重點介紹了NoC常用的拓撲結構，以及常用的路由技術和路由算法。在研究Turn Model模型的基礎上，提出一種基于2D Mesh結構的XY-YX路由算法。該算法是一種確定性的無死鎖的最短路徑路由算法，并且給出無死鎖的證明，最后通過NoC模

3、擬仿真實驗平臺NIRGAM(NoC Interconnect Routing and Application Modeling)，將該算法在一個4×4的2D Mesh網絡中進行了仿真，并對仿真結果進行了分析。 為了將來能在硬件上實現、驗證并比較不同路由算法以及拓撲結構對網絡性能的影響，我們建立了以FPGA為核心的硬件仿真測試平臺，并提出了一個基于E-cube路由算法的路由節(jié)點模型。該路由節(jié)點模型采用了規(guī)則二維Torus拓撲結構、