Verilog到MSVL轉(zhuǎn)換中的幾個(gè)關(guān)鍵問題.pdf

1、Verilog語言編輯環(huán)境簡(jiǎn)單、設(shè)計(jì)方法多樣，既可以描述硬件系統(tǒng)模型的結(jié)構(gòu)和行為，又可以描述系統(tǒng)的功能，因其簡(jiǎn)潔多樣的形式，在數(shù)字電路系統(tǒng)模型設(shè)計(jì)中得到廣泛應(yīng)用。需求和功能的多樣性使得硬件系統(tǒng)設(shè)計(jì)復(fù)雜度不斷提高，硬件系統(tǒng)設(shè)計(jì)的正確性日趨重要。目前，可以對(duì)硬件系統(tǒng)模型應(yīng)用一些軟件、硬件或是二者組合的仿真工具進(jìn)行某種程度的分析和預(yù)估，但仿真工具普遍使用過程復(fù)雜、價(jià)格昂貴，具有較大的局限性。在形式化驗(yàn)證方面，時(shí)序邏輯作為一種強(qiáng)有力的理論工具，

2、在軟硬件系統(tǒng)設(shè)計(jì)領(lǐng)域的應(yīng)用越來越普及。以時(shí)序邏輯為理論基礎(chǔ)開發(fā)的一系列工具，能夠?qū)τ布到y(tǒng)模型進(jìn)行實(shí)時(shí)仿真和性質(zhì)驗(yàn)證，從而檢測(cè)出系統(tǒng)模型中存在的錯(cuò)誤并完善。MSVL(Modeling Simulation and Verification Language)作為一種框架時(shí)序邏輯程序設(shè)計(jì)語言，具有簡(jiǎn)潔、運(yùn)行效率高、仿真環(huán)境簡(jiǎn)單的特點(diǎn)。把Verilog源程序轉(zhuǎn)換為 MSVL程序，對(duì)硬件系統(tǒng)模型進(jìn)行實(shí)時(shí)仿真、模型檢測(cè)、性質(zhì)驗(yàn)證，能夠發(fā)現(xiàn)錯(cuò)誤并

3、反饋優(yōu)化，對(duì)系統(tǒng)設(shè)計(jì)的正確性提供保證。
　　本文主要研究和解決Verilog到MSVL轉(zhuǎn)換軟件架構(gòu)設(shè)計(jì)與實(shí)現(xiàn)中存在的幾個(gè)關(guān)鍵問題：嵌套調(diào)用關(guān)系映射、預(yù)處理語句轉(zhuǎn)換、硬件時(shí)序特性模擬、接口映射和變量管理。論文首先說明了Verilog和MSVL語言的語法規(guī)則和語義特性，給出兩種語言轉(zhuǎn)換的基礎(chǔ)。其次，詳細(xì)闡述了轉(zhuǎn)換工具的體系結(jié)構(gòu)和關(guān)鍵問題的解決方法。最后，提出了構(gòu)建針對(duì) MSVL語言的實(shí)時(shí)仿真環(huán)境的設(shè)計(jì)方案并予以實(shí)現(xiàn)，為了驗(yàn)證轉(zhuǎn)換過程的