小尺寸背照式CMOS圖像傳感器像素結(jié)構(gòu)研究.pdf

1、隨著CMOS工藝水平的提高與諸多技術(shù)瓶頸的解決,CMOS圖像傳感器憑借低功耗、低成本、小體積、可隨機讀取等一系列優(yōu)點,在平板電腦、智能手機等智能終端實現(xiàn)了廣泛應用。其中,背照式圖像傳感器正是幫助 CMOS圖像傳感器實現(xiàn)廣泛應用的主要力量。背照式圖像傳感器不僅消除了早期 CMOS傳感器噪聲較大的問題,且大幅改善了像素單元感光能力的先天不足,使得背照式像素成為CMOS圖像傳感器的主流。但隨著工藝尺寸與像素尺寸縮小,背照式CIS的發(fā)展遇到了新

2、的問題。本課題即從優(yōu)化像素結(jié)構(gòu)的角度,針對目前背照式CIS亟待解決的滿阱容量不足及嚴重的電學串擾問題進行研究,使其從基礎上突破目前 CIS的技術(shù)瓶頸。
　　為改善小尺寸背照式 CMOS圖像傳感器像素滿阱容量不足的缺點,本文基于提高光電二極管電容的角度,提出了一種通過改變光電二極管結(jié)構(gòu)來提升滿阱容量的新方法。在新結(jié)構(gòu)中,光生電子被存儲在傳統(tǒng)N埋層與延展的N埋層中,并由一個沿縱向插入的P型層幫助增加的電子實現(xiàn)全耗盡,該結(jié)構(gòu)可實現(xiàn)阱容量

3、的有效擴展。此外,為研究背照式像素中嚴重的電學串擾問題,本文建立了小尺寸BSI像素間的串擾物理模型,研究了背照式像素低串擾優(yōu)化方案。提出了一種應用于背照式像素的新型防串擾結(jié)構(gòu),該結(jié)構(gòu)從像素器件層背面刻蝕出溝槽隔離區(qū)域,可針對背照式像素中電學串擾主要發(fā)生在背表面的特點進行有效抑制。
　　仿真結(jié)果顯示,經(jīng)新光電二極管結(jié)構(gòu)優(yōu)化后,像素單元滿阱容量可由1289e-擴展至6390e-,實現(xiàn)了359.8％的有效擴展,且將520nm波長的量子效

4、率提升了6.3%,同時結(jié)構(gòu)上的優(yōu)化可使復位后的最大電子濃度下降6個數(shù)量級實現(xiàn)電荷的全耗盡,使圖像拖尾性能得到極大改善。研究結(jié)果同時顯示,經(jīng)新型防串擾結(jié)構(gòu)優(yōu)化后,像素單元間可實現(xiàn)串擾電荷的有效隔離。且當 BTI槽深為器件層深度3/4時,鄰近像素串擾量可由32.73%降至10%以下。尤其當背面溝槽為4um時,主從像素間電學串擾可實現(xiàn)99.8%的抑制。本設計為高效擴展小尺寸像素的滿阱容量、抑制背照式像素嚴重的短波串擾,提供了一條較為有效的解決