基于側(cè)信道分析的硬件木馬檢測(cè)平臺(tái)設(shè)計(jì).pdf_第1頁(yè)
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1、硬件木馬是嵌入在集成電路中的冗余電路單元,能夠在一定條件下激活并導(dǎo)致芯片功能失效或信息泄露,在集成電路設(shè)計(jì)制造的各個(gè)環(huán)節(jié)都有可能被嵌入這種惡意的木馬電路。硬件木馬的出現(xiàn)給芯片安全性帶來(lái)嚴(yán)重威脅,其相關(guān)檢測(cè)技術(shù)日漸成為信息安全領(lǐng)域的研究熱點(diǎn),得到了國(guó)際上的廣泛關(guān)注。
　　本文主要開(kāi)展了基于功耗、電磁等側(cè)信道分析技術(shù)的相關(guān)研究工作,首先研究了基于組合邏輯、時(shí)序邏輯的硬件木馬載體電路的設(shè)計(jì)方法,重點(diǎn)介紹了組合邏輯型硬件木馬在ISCAS’

2、89基準(zhǔn)電路s713中的植入方法。針對(duì)應(yīng)用于IP核版權(quán)保護(hù)中的時(shí)序型硬件木馬激活時(shí)間不足的問(wèn)題提出了一種改進(jìn)結(jié)構(gòu),基于高級(jí)加密標(biāo)準(zhǔn)(Advanced Encryption Standard,AES)算法電路驗(yàn)證了這種結(jié)構(gòu)的有效性。仿真結(jié)果顯示,這種方法能夠在電路面積減少0.123％的基礎(chǔ)上使木馬的激活時(shí)間提高約120倍。
　　在此基礎(chǔ)上,設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的檢測(cè)平臺(tái),提出了包括降噪、小信號(hào)提取等有關(guān)平臺(tái)的驗(yàn)證與優(yōu)化方法,設(shè)計(jì)

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