FPGA工藝映射算法的優(yōu)化研究.pdf

1、FPGA工藝映射作為FPGA軟件流程的前端，其算法優(yōu)劣對后續(xù)裝箱、布局、布線等流程有著直接的影響。將一個工藝無關(guān)的網(wǎng)表轉(zhuǎn)換到由FPGA可編程邏輯單元組成的網(wǎng)表，要經(jīng)過如下步驟:工藝無關(guān)的網(wǎng)表優(yōu)化、基于分割枚舉和最佳分割選取的結(jié)構(gòu)化工藝映射、以及最后針對映射后的LUT網(wǎng)表可以進行面積再綜合流程等進一步優(yōu)化。上述流程里結(jié)構(gòu)化工藝映射主要針對同質(zhì)可編程邏輯單元的工藝映射，面對異質(zhì)結(jié)構(gòu)的可編程邏輯單元工藝映射問題，需要使用快速通用的布爾匹配算法

2、來解決。本文針對工藝映射流程里的以下兩方面進行研究，同時提出了相應(yīng)的改進方案。
　　1.工藝無關(guān)網(wǎng)表的優(yōu)化。工藝無關(guān)網(wǎng)表的優(yōu)化對工藝映射十分重要，第3章的實驗結(jié)果表明，工業(yè)級AIG網(wǎng)表經(jīng)過本文最新10輸入庫的壓縮過后，再進行4-LUT和6-LUT工藝映射，分別可以得到45％以及37％的延時優(yōu)化，比LMS得到的結(jié)果要額外高出8％以及11％。LMS基于建庫的方法可以學(xué)習(xí)不同已有算法生成的結(jié)構(gòu)，包括SOP-Balancing算法;然而L

3、MS所建立的庫資源消耗過大，一方面難以建立更大輸入的庫，另一方面難以收集更多算法生成的結(jié)構(gòu)。針對此，本文提出了基于AIG結(jié)構(gòu)實際使用頻次的新過濾策略，以95％的使用覆蓋率為例，能夠有效降低庫的資源開銷近450倍，解決了原有算法里因資源瓶頸的關(guān)鍵問題;并且由于過濾策略是結(jié)果導(dǎo)向的，不像所以使用本文的庫較LMS能夠額外優(yōu)化8％的時序性能。
　　2.快速布爾匹配算法研究:布爾匹配問題是FPGA工藝映射優(yōu)化算法的重要子問題，典型的運用比如

4、LUT網(wǎng)表的面積再綜合以及針對異質(zhì)可編程邏輯單元的工藝映射?；诤瘮?shù)分解的布爾匹配算法欠缺靈活性，當(dāng)匹配新結(jié)構(gòu)時需要更改算法;而SAT-BM雖然有很好的靈活性，但是速度太慢。F-BM算法具備良好的擴展性同時兼顧了速度，但是一個9輸入結(jié)構(gòu)的匹配就需要消耗3GB的內(nèi)存，因此F-BM不能支持更多的結(jié)構(gòu)匹配，一次只能匹配一個結(jié)構(gòu)，另外面對更大輸入結(jié)構(gòu)時，F(xiàn)-BM顯得無能為力。為了解決這個問題，本文提出的FC-BM面對同樣的9輸入結(jié)構(gòu)只消耗了1.