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1、SV+預(yù)編譯器能夠使得電路設(shè)計(jì)人員不修改代碼而能輕松獲得硬件電路在資源消耗和時(shí)間需求上的均衡。在該項(xiàng)工作中,我們首先提出了一組簡(jiǎn)潔的語(yǔ)言結(jié)構(gòu)來(lái)描述電路中的可重配置結(jié)構(gòu)。這些語(yǔ)言結(jié)構(gòu)可以嵌入到Verilog語(yǔ)言中,從而構(gòu)成一個(gè)電路/算法的模板。用戶在編譯該模板的過(guò)程中,可以與SV+進(jìn)行交互,從何獲得不同的配置/優(yōu)化效果。預(yù)編譯根據(jù)用戶不同的優(yōu)化選項(xiàng),能夠生成相應(yīng)的Verilog RTL代碼,這些代碼所描述的硬件電路不僅僅在面積-時(shí)間性能上
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