10位高速CMOS流水線(xiàn)型ADC設(shè)計(jì).pdf

1、系統(tǒng)級(jí)芯片是當(dāng)前CMOS技術(shù)發(fā)展的潮流，在片上系統(tǒng)(SOC)中一般會(huì)將模數(shù)轉(zhuǎn)換器(ADC)和數(shù)模轉(zhuǎn)換器(DAC)等與數(shù)字信號(hào)處理(DSP)模塊等集成在一個(gè)芯片上。隨著數(shù)字信號(hào)處理技術(shù)在高分辨率圖像、視頻處理及無(wú)線(xiàn)通信等領(lǐng)域的廣泛應(yīng)用，系統(tǒng)對(duì)模數(shù)轉(zhuǎn)換器提出了更高的要求，對(duì)高速高精度低功耗的模數(shù)轉(zhuǎn)換器的需求十分迫切。模數(shù)轉(zhuǎn)換器的研究是當(dāng)前的熱點(diǎn)。
　　 在各種模數(shù)轉(zhuǎn)換器中，流水線(xiàn)型模數(shù)轉(zhuǎn)換器由于其分級(jí)轉(zhuǎn)換、流水線(xiàn)操作的特點(diǎn)，在實(shí)現(xiàn)較

2、高精度的同時(shí)，仍可以保持較高的速度和較低的功耗，可以在速度、精度、功耗和芯片面積之間達(dá)到最好的折中。
　　 本文在TSMC0.25μm3.3VCMOS數(shù)模混合工藝下設(shè)計(jì)了一個(gè)采樣精度10bit、工作頻率100MHz的低功耗流水線(xiàn)A/D轉(zhuǎn)換器。
　　 本設(shè)計(jì)前八級(jí)為1.5 位/級(jí)流水線(xiàn)結(jié)構(gòu)，第九級(jí)為2位FLASH 結(jié)構(gòu)，并使用了數(shù)字校正電路來(lái)保證轉(zhuǎn)換結(jié)果的正確，達(dá)到預(yù)期的設(shè)計(jì)目標(biāo)，且折中考慮了速度、功耗和動(dòng)態(tài)特性的要求。在

3、具體的電路設(shè)計(jì)中，采用了折疊式共源共柵OTA、CMOS自舉采樣開(kāi)關(guān)、帶有RS觸發(fā)器的動(dòng)態(tài)比較器等流行的電路技術(shù)，降低噪聲、失真和失配等非理想因素；通過(guò)采用跨導(dǎo)運(yùn)算放大器(OTA)共享技術(shù)來(lái)降低系統(tǒng)的功耗和面積；加入了以延遲鎖相環(huán)(DLL)為核心的時(shí)鐘穩(wěn)定電路，保證了采樣時(shí)鐘的穩(wěn)定性。
　　 在Cadence環(huán)境下使用Spectre軟件對(duì)流水線(xiàn)A/D 轉(zhuǎn)換器模塊電路進(jìn)行模擬仿真。
　　 同時(shí)利用Matlab軟件對(duì)流水線(xiàn)A/