引線連接的疊層封裝器件可靠性研究.pdf

1、為了滿足消費(fèi)電子產(chǎn)品向小型化、高密度發(fā)展的要求,單芯片封裝已經(jīng)無(wú)法滿足市場(chǎng)需求,所以能提供多功能的多芯片封裝(Multi-Chip Package)是以后微電子封裝發(fā)展的趨勢(shì)。可利用多芯片疊層的封裝方式來(lái)縮小電子元器件的體積。疊層芯片封裝是一種應(yīng)用非常廣泛的三維封裝技術(shù),疊層封裝不僅提高了封裝密度,同時(shí)也減小芯片之間的互連導(dǎo)線的長(zhǎng)度,從而提高了器件的運(yùn)行速度。但是疊層封裝結(jié)構(gòu)比較復(fù)雜,且熱設(shè)計(jì)、封裝翹曲等可靠性都比單芯片封裝更加復(fù)雜。本

2、文對(duì)疊層QFN(Quad Flat Non-lead Package)封裝器件在熱循環(huán)條件下的熱應(yīng)力及翹曲的可靠性問(wèn)題進(jìn)行了研究,在此基礎(chǔ)上研究器件結(jié)構(gòu)參數(shù)對(duì)熱應(yīng)力及翹曲的影響,并以熱應(yīng)力及翹曲為多目標(biāo)優(yōu)化目標(biāo)進(jìn)行了研究。主要研究?jī)?nèi)容及結(jié)論如下:
　　1、選用八層疊層QFN封裝器件作為研究對(duì)象進(jìn)行有限元模擬。分析了器件在熱循環(huán)溫度載荷下的熱應(yīng)力、封裝翹曲。選取了四個(gè)結(jié)構(gòu)參數(shù)作為結(jié)構(gòu)優(yōu)化的變量,并分別探討了各個(gè)結(jié)構(gòu)參數(shù)對(duì)疊層QFN器

3、件的熱應(yīng)力和翹曲的影響。
　　2、使用響應(yīng)曲面法試驗(yàn)設(shè)計(jì)和有限元模擬相結(jié)合的方法,研究封裝結(jié)構(gòu)(芯片厚度、粘結(jié)劑厚度、銅焊盤及銅引腳)對(duì)封裝熱應(yīng)力、封裝翹曲的可靠性影響。通過(guò)回歸分析得到分別以熱應(yīng)力和翹曲為響應(yīng)變量的回歸方程。
　　3、使用多目標(biāo)優(yōu)化方法來(lái)統(tǒng)一考慮熱應(yīng)力和封裝翹曲。采用理想點(diǎn)法來(lái)構(gòu)造多目標(biāo)優(yōu)化的評(píng)價(jià)函數(shù),作為后面優(yōu)化算法的目標(biāo)函數(shù)。
　　4、選擇遺傳算法對(duì)封裝器件的結(jié)構(gòu)參數(shù)進(jìn)行了優(yōu)化,并通過(guò)使用VC++

4、語(yǔ)言編寫算法程序求解最優(yōu)解。最優(yōu)結(jié)構(gòu)參數(shù)為:芯片厚度為:0.075mm,底部粘結(jié)劑厚度為:0.02mm,粘結(jié)劑HS-230的厚度為:0.025mm,銅基板及銅引腳的厚度為:0.15mm。將最優(yōu)解代入到有限元軟件中進(jìn)行計(jì)算得到熱應(yīng)力值為313.5MPa,翹曲值為0.01197mm。分別降低了6.28％和4%。由此可見,多目標(biāo)優(yōu)化后比原始設(shè)計(jì)參數(shù)的熱應(yīng)力和封裝翹曲都有所降低,其可靠性得到了提高。
　　本文總結(jié)出一些封裝可靠性的影響因素