三維集成電路綁定前TSV缺陷檢測(cè)方法研究.pdf

1、隨著集成電路技術(shù)的不斷發(fā)展，基于硅通孔(TSV，Through SiliconVias)技術(shù)集成的三維集成電路由于具備低延遲、高集成度、低功耗等優(yōu)勢(shì)而得到廣泛的應(yīng)用。通過(guò)TSV進(jìn)行裸片間的堆疊綁定，能夠顯著減少芯片中長(zhǎng)互連的延遲，從而提升芯片的性能。然而，由于TSV制造工藝的影響，TSV在制造和綁定過(guò)程中易于導(dǎo)致漏電等缺陷問(wèn)題。如果通過(guò)使用包含缺陷的TSV對(duì)裸片進(jìn)行堆疊集成，易于導(dǎo)致最終的三維集成電路產(chǎn)品失效，從而嚴(yán)重影響三維集成電路的

2、良率。因此，非常有必要對(duì)TSV進(jìn)行綁定前的缺陷檢測(cè)，從而避免使用具有缺陷TSV的裸片進(jìn)行三維集成電路堆疊集成，達(dá)到提高三集成電路產(chǎn)品的良率并以此降低制造成本的目的。
　　在本篇論文中，我們?cè)O(shè)計(jì)了一種TSV漏電缺陷的檢測(cè)結(jié)構(gòu)，其能夠在三維集成電路綁定前對(duì)TSV進(jìn)行有效的漏電缺陷檢測(cè)。這種方法基于TSV的電容和電阻特性，將TSV的漏電電流轉(zhuǎn)化為漏電電壓的形式進(jìn)行檢測(cè)。在檢測(cè)過(guò)程中，首先對(duì)TSV進(jìn)行充電，利用可編程型檢測(cè)信號(hào)生成器將TS