一種高速運(yùn)放的分析與設(shè)計(jì).pdf

1、近年來(lái)，隨著通訊、網(wǎng)絡(luò)及消費(fèi)電子等應(yīng)用領(lǐng)域的發(fā)展，半導(dǎo)體集成電路(IC)芯片種類及數(shù)量的需求日益增加，性能要求也越來(lái)越高，迫使設(shè)計(jì)者們對(duì)IC性能加以改進(jìn)和優(yōu)化，其途徑主要是從工藝、材料、電路結(jié)構(gòu)等幾個(gè)方面入手。系統(tǒng)的總體性能往往由其內(nèi)部的模塊承擔(dān)，運(yùn)算放大器(運(yùn)放)作為許多模擬和數(shù)?；旌舷到y(tǒng)中一個(gè)完整的部分，也是構(gòu)成這些系統(tǒng)的基本單元，其精度與速度對(duì)整個(gè)系統(tǒng)的效能起著決定性的作用，因而在設(shè)計(jì)和優(yōu)化過(guò)程中占據(jù)著一個(gè)重要的位置。
　　

2、 本文主要針對(duì)高速運(yùn)放進(jìn)行研究。通過(guò)對(duì)運(yùn)放增益、帶寬、擺率、相位裕度和建立時(shí)間等性能參數(shù)及其相互聯(lián)系的分析，通過(guò)對(duì)比幾種典型的運(yùn)放結(jié)構(gòu)，確定了全差分共源共柵兩級(jí)結(jié)構(gòu)的基本框架；考慮到高速運(yùn)放對(duì)信噪比與失真度的嚴(yán)格要求，設(shè)計(jì)了一個(gè)基準(zhǔn)電壓源電路為運(yùn)放提供電壓電流偏置；從系統(tǒng)穩(wěn)定性及電路面積方面考慮，頻率補(bǔ)償電路采用了共源共柵密勒補(bǔ)償方法；此外，為了使電路的直流工作點(diǎn)及輸出共模電平穩(wěn)定在一定的范圍內(nèi)，本文還設(shè)計(jì)了一種共模反饋電路。

3、　　 對(duì)本文所設(shè)計(jì)的高速運(yùn)放用HSPICE進(jìn)行了仿真，并基于0.18μm CMOS工藝和Cadence設(shè)計(jì)平臺(tái)，對(duì)運(yùn)放的版圖進(jìn)行了初步的設(shè)計(jì)。仿真結(jié)果顯示，在5pF電容負(fù)載情況下，其單位增益帶寬為104.32MHz，開(kāi)環(huán)增益達(dá)到105.11dB，相位裕度為67.5°，擺率達(dá)208 V/μs，功率損耗約為6.4mW，頻率為1kHz時(shí)等效輸入噪聲電壓不到0.8nV，所有參數(shù)均達(dá)到了預(yù)期指標(biāo)。
　　 上述結(jié)果表明，該高速運(yùn)放具有開(kāi)環(huán)