高速數(shù)據(jù)采集與存儲(chǔ)系統(tǒng)設(shè)計(jì).pdf

1、本文是針對(duì)高頻脈沖編碼信號(hào)進(jìn)行采集與存儲(chǔ)的系統(tǒng)設(shè)計(jì)，根據(jù)測(cè)試需要設(shè)計(jì)出具有高采樣率、外部觸發(fā)、小體積、抗高沖擊等特點(diǎn)的系統(tǒng)。
　　高速數(shù)據(jù)采集與存儲(chǔ)系統(tǒng)利用并行雙通道交替采樣的技術(shù)實(shí)現(xiàn)200MHz的采樣頻率，其中AD兩個(gè)通道的采樣時(shí)鐘通過(guò)FPGA鎖相環(huán)產(chǎn)生的100M時(shí)鐘，兩通道采樣時(shí)鐘相位差為180°；為了使脈沖編碼信號(hào)匹配高速AD的輸入要求，設(shè)計(jì)了脈沖編碼信號(hào)的衰減電路，并且進(jìn)行單端轉(zhuǎn)差分轉(zhuǎn)換以增強(qiáng)信號(hào)的抗干擾能力；AD采樣得到

2、的數(shù)據(jù)經(jīng)過(guò)FPGA緩存以后，寫入到SSRAM存儲(chǔ)器中，實(shí)現(xiàn)200M采樣系統(tǒng)的功能。
　　高速數(shù)據(jù)采集電路的設(shè)計(jì)中，對(duì)信號(hào)的建立保持時(shí)間要求很高，同時(shí)在PCB板設(shè)計(jì)時(shí)也必須考慮由于高速所帶來(lái)的信號(hào)串?dāng)_、反射、等信號(hào)完整性問(wèn)題。因此，本文通過(guò)FPGA邏輯設(shè)計(jì)中的時(shí)序約束來(lái)確保數(shù)據(jù)能夠正確打入FPGA內(nèi)部寄存器，避免亞穩(wěn)態(tài)現(xiàn)象，同時(shí)在PCB板設(shè)計(jì)時(shí)通過(guò)阻抗匹配、關(guān)鍵網(wǎng)絡(luò)的等長(zhǎng)布線與內(nèi)電層分割幾種方法確保高速采樣功能的實(shí)現(xiàn)。
　　本