高k柵介質(zhì)MOS器件柵極泄漏電流的分析與建模.pdf_第1頁
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文檔簡介

1、在45nmCMOS工藝進入商業(yè)化生產(chǎn)的今天,為避免超薄柵介質(zhì)的引入所導(dǎo)致的柵極漏電流影響器件的可靠性,業(yè)界已普遍采用高k材料取代傳統(tǒng)SiO2材料作為新型的柵介質(zhì)。但相對于已經(jīng)成熟運用的傳統(tǒng)SiO2柵介質(zhì),人們對以HfO2為代表的高k柵介質(zhì)特性的了解還不夠深入。目前在高k材料電學(xué)特性的研究方向之中,由于柵極漏電現(xiàn)象對器件的主要工作參數(shù)影響較大,已經(jīng)成為了研究熱點。
   本文從高k柵介質(zhì)的制作工藝入手,分析了由ALD工藝淀積高k柵

2、介質(zhì)層的原理和工藝流程,研究了制作工藝中形成的界面層對器件特性的影響。以此為基礎(chǔ),討論了薄柵MOS器件的柵極漏電流。通過實驗檢測和理論分析,并對比傳統(tǒng)柵介質(zhì)中電流的形成原理,對高k柵介質(zhì)中電流的主要導(dǎo)通機理進行了深入研究,得到了F-N隧穿電流和肖特基發(fā)射電流在高k柵介質(zhì)漏電流中占有較大組分的結(jié)論。此外,還研究了恒定電應(yīng)力對高k柵介質(zhì)漏電流產(chǎn)生的影響,提出了恒定應(yīng)力下,界面層中存在的陷阱俘獲效應(yīng)抑制了柵極漏電流的新觀點。
   由

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