容偏差百核片上網絡設計與多核粒度建模.pdf

1、隨著半導體工藝的演進和集成電路技術的不斷發(fā)展，單芯片的集成度不斷提高。同時隨著處理器進入多核時代，片上集成處理器核數(shù)不斷增加。在這樣的趨勢下，片上網絡(NoC)逐漸取代基于基于總線的SoC成為眾核(Many-Core)處理器的主流互連方式[1]。然而與此同時，芯片在制造過程中產生的缺陷也隨之增多，在使用過程中由于材料老化、電遷移、壓力遷移、電介質擊穿、熱載流子注入，負偏壓溫度的不穩(wěn)定性等失效因素導致缺陷的增加。另外，工藝偏差[2]以及片

2、上軟錯問題[3]也給芯片的穩(wěn)定工作帶來了巨大大挑戰(zhàn)。為了提高芯片的可靠性、良品率，延長芯片的使用壽命，容錯方法在現(xiàn)代片上網絡設計中顯得愈發(fā)的重要。
　　本文實現(xiàn)了基于鏈路與開關測試的細粒度容錯路由器，以該路由器和測試核搭建了10×10的NoC網絡，網絡使用BISR[4]結構測試結構以線下測試的方法測試NoC網絡中鏈路和交換開關的失效狀況。測試結果表明在實際的錯誤情況下，本文提出的NoC網絡可以達到超過98％的IP使用率，同時基于各

3、鏈路工作頻率測試的基礎上，本文提出的NoC結構可以在舍去部分低頻鏈路的情況下得到10％的全局時鐘頻率提升，8.36％的吞吐率增加和10.42％的網絡傳輸延時減少
　　本文在BISR的基礎上還提出了高可靠，高并行度的片上網絡測試結構。該方法使用了多層次網絡，在普通的片上網絡上增加了全局的廣播網絡和匯集測試結果的匯集網絡。該方法利用其冗余特性，有效保證了測試部件的可靠性，同時提高了并行度，大大節(jié)約了測試時間。我們還提出完備的路由器內測

4、試方法，以結合多層網絡實現(xiàn)全面的片上網絡測試。實驗結果表明，本文中的多層網結構在100核時的面積開銷比BISR結構減小了56％，并且其測試時間比BISR結構減少85.8％，測試覆蓋率達100％。
　　量化分析在處理器設計過程中處于重要的指導性地位，因此對基于片上的多核處理器量化建模的作用不容忽視。本文打破盲目追逐性能的處理器建模方法，從處理器的粒度出發(fā)，結合性能，良率和時間穩(wěn)定性提出了一種片上網絡多核處理器綜合性能評估準則。本文基