便攜式高速數(shù)據(jù)采集與波形回現(xiàn)系統(tǒng)的設計與實現(xiàn).pdf

1、隨著數(shù)字系統(tǒng)的飛速發(fā)展，超高速數(shù)據(jù)流已成為現(xiàn)代數(shù)字系統(tǒng)的一個主要特征。伴隨著信號頻率的不斷上升，數(shù)字系統(tǒng)的前端就需要用到高速，甚至超高速的數(shù)據(jù)采集系統(tǒng)來對信號進行采樣以實現(xiàn)對信號的傳輸。隨著越來越多的應用場合，如野外作業(yè)場地和設備生產現(xiàn)場，希望在對信號進行采集后可以直接回現(xiàn)出原信號，以便直接對信號進行分析和觀察等，因此便攜式數(shù)據(jù)采集及波形回現(xiàn)系統(tǒng)就有了一定的發(fā)展空間。
　　本論文設計并實現(xiàn)了一種硬件結構簡單、穩(wěn)定性高、精度高、功耗

2、低的高速數(shù)據(jù)采集及波形回現(xiàn)系統(tǒng)，包括硬件平臺的設計和Verilog HDL（Verilog Hardware Design Language，Verilog硬件編程語言）語言編程。系統(tǒng)采用FPGA（Field Programmable Gate Array，現(xiàn)場可編程門陣列）+隨機等效采樣的結構來實現(xiàn)，不僅能對高速信號進行采樣，還可直接重構出被采樣信號。本文的主要研究內容如下所述：
　　首先對現(xiàn)有的數(shù)據(jù)采集方法進行分析，確定了系統(tǒng)

3、的數(shù)據(jù)采集方案：采用實時采樣和隨機等效采樣結合的工作方式。當信號頻率較低時使用實時采樣，當信號頻率較高時使用隨機等效采樣。實時采樣可直接進行，無需對采樣數(shù)據(jù)進行額外的處理便可直接恢復出原信號；而隨機等效采樣則需要一定的觸發(fā)采樣過程和信號處理過程才可實現(xiàn)對原信號的重構，因此本設計的研究重點將放在隨機等效采樣的實現(xiàn)上。對隨機等效采樣而言，使用中等采樣速率的AD（Analog to Digital，模數(shù)變換）芯片即可達到較高的等效采樣率，這不

4、僅減小了實現(xiàn)難度，還可避免使用GSPS級別采樣率的芯片，以免信號頻率過高，產生串擾、干擾、抖動等現(xiàn)象從而影響系統(tǒng)工作的穩(wěn)定性。隨后，對隨機等效采樣的兩個關鍵技術：短時間測量和波形重構技術做了介紹。重點研究了現(xiàn)有的短時間測量方法，分析了其優(yōu)缺點，以便最終可與本設計使用的時間測量方法進行對比，突顯它的優(yōu)越性。
　　其次根據(jù)制定好的數(shù)據(jù)采集方案設計了硬件平臺。采用FPGA作為系統(tǒng)的主控制器和運算器來協(xié)調各模塊的工作，完成對各模塊的控制及

5、數(shù)據(jù)交換，同時實現(xiàn)隨機排序算法。分別以比較器、AD采樣芯片、DA（Digital to Analog，數(shù)模變換）轉換芯片為核心完成了觸發(fā)電路、模數(shù)轉換模塊和數(shù)模轉換模塊的電路設計。給出了系統(tǒng)電源模塊的詳細設計，講述了系統(tǒng)的PCB（Printed circuit board，印刷電路板）布局布線。
　　然后將系統(tǒng)劃分為更具體的模塊，詳細介紹了各模塊的實現(xiàn)原理。以實現(xiàn)隨機等效采樣為主，使用Verilog HDL語言實現(xiàn)了模塊化的結構，

6、完成了觸發(fā)整形模塊、短時間測量模塊和波形重構等模塊的編程。同時使用嵌入式邏輯分析儀Signal Tap II對各模塊的重要信號進行分析，結合仿真結果來詳細講述各模塊的實現(xiàn)原理和實現(xiàn)過程。其中，短時間測量模塊通過使用一種新型時間測量方法—狀態(tài)法來測量時間，該方法無需額外硬件開銷即可達到納秒級的測量精度。在波形重構時優(yōu)化了隨機排序算法，進一步提高了系統(tǒng)的性能。因此，新型的時間測量方法和優(yōu)化后的隨機排序算法是本設計的兩個亮點。
　　最后