可自動(dòng)生成SoC系統(tǒng)總線的EDA開發(fā)工具實(shí)現(xiàn).pdf

1、SoC(System on Chip，片上系統(tǒng))系統(tǒng)總線是芯片中極為重要的組成部分，負(fù)責(zé)連接系統(tǒng)中各個(gè)主從設(shè)備，并組織二者之間的通信，保證數(shù)據(jù)傳輸?shù)臏?zhǔn)確性和時(shí)效性。在芯片開發(fā)的過程中，基于功能和效率的考慮，系統(tǒng)總線的架構(gòu)和各主從設(shè)備的拓?fù)浣Y(jié)構(gòu)常常會(huì)發(fā)生改變。如何設(shè)計(jì)一個(gè)可復(fù)用的SoC系統(tǒng)總線，以滿足不同架構(gòu)乃至不同計(jì)劃的需要，是SoC芯片級(jí)設(shè)計(jì)中的重要課題。
　　本論文正是針對(duì)上述問題，以perl語言和verilog程序設(shè)計(jì)為基礎(chǔ)

2、，再深入分析SoC系統(tǒng)總線對(duì)準(zhǔn)確性和時(shí)效性的要求，開發(fā)一套可自動(dòng)生成SoC系統(tǒng)總線的EDA工具。主要內(nèi)容為：
　　1．詳細(xì)研究各總線接口的標(biāo)準(zhǔn)，確定系統(tǒng)總線的架構(gòu)和數(shù)據(jù)傳輸?shù)牧飨颉?br>　　2．以perl語言的Gtk模組為載體，開發(fā)一整套圖形界面，使用戶透過簡單的圖形界面輸入各主從設(shè)備的詳細(xì)信息，配置系統(tǒng)總線的拓?fù)浣Y(jié)構(gòu)，就可以自動(dòng)生成整套系統(tǒng)總線的RTL源碼及驗(yàn)證環(huán)境。
　　3．在RTL原始代碼中，以verilog語言的i