主動(dòng)式內(nèi)存控制器通用擴(kuò)展引擎的設(shè)計(jì).pdf

1、隨著處理器運(yùn)算速度增長(zhǎng)迅猛，而內(nèi)存讀寫速度增長(zhǎng)緩慢，訪存性能已成為提高計(jì)算機(jī)系統(tǒng)性能的瓶頸。由于內(nèi)存引腳數(shù)有限，且單個(gè)引腳傳輸速度受限，高速處理器與低速訪存的矛盾本質(zhì)上并不能完全被解決，但是可以從工藝上或者算法上緩解這種矛盾。因此長(zhǎng)期以來如何緩解處理器和存儲(chǔ)器性能的差距是計(jì)算機(jī)體系結(jié)構(gòu)領(lǐng)域的研究熱點(diǎn)。
　　計(jì)算機(jī)訪存過程中有許多簡(jiǎn)單重復(fù)的數(shù)據(jù)讀寫操作，這些操作占用了大量計(jì)算機(jī)時(shí)間，可以將此類訪存操作由特殊的硬件模塊執(zhí)行，從而提高訪

2、存效率以及計(jì)算機(jī)性能。本文基于該思想設(shè)計(jì)了基于復(fù)雜指令（清零、復(fù)制和矩陣轉(zhuǎn)置指令）的主動(dòng)式內(nèi)存控制器通用擴(kuò)展引擎模塊。該模塊目前能夠?qū)崿F(xiàn)對(duì)連續(xù)內(nèi)存空間的清零、復(fù)制和矩陣轉(zhuǎn)置功能，本文中的內(nèi)存選用目前使用最多的DDR3(Double Data Rate)內(nèi)存。在清零和復(fù)制算法中，本文解決了DDR3的地址非8對(duì)齊（內(nèi)存地址信號(hào)的低3位非0）問題。在矩陣轉(zhuǎn)置算法中，實(shí)現(xiàn)了將待轉(zhuǎn)置矩陣劃分為8×N（N為大于等于8的整數(shù)）的小矩陣，然后逐個(gè)轉(zhuǎn)置每

3、個(gè)小矩陣的方法。本文采用Verilog HDL語言對(duì)主動(dòng)式內(nèi)存控制器通用擴(kuò)展引擎模塊進(jìn)行了RTL(Register Transfer Level)級(jí)實(shí)現(xiàn)，利用Mentor公司的Modelsim仿真軟件完成了對(duì)設(shè)計(jì)的模塊級(jí)功能驗(yàn)證。在Virtex6 ML605開發(fā)板硬件環(huán)境以及ISE軟件環(huán)境下，使用Chipscope工具對(duì)設(shè)計(jì)進(jìn)行板級(jí)驗(yàn)證。最后，通過對(duì)模塊功能仿真結(jié)果、FPGA(Field Programmable Gate Array)

4、板級(jí)驗(yàn)證結(jié)果以及軟硬件執(zhí)行時(shí)間的分析，表明該主動(dòng)式內(nèi)存控制器通用擴(kuò)展引擎模塊的功能和性能滿足本課題的要求。
　　本文中主動(dòng)式內(nèi)存控制器通用擴(kuò)展引擎模塊的清零指令執(zhí)行帶寬為44.4Gbps，相對(duì)于軟件清零指令來說，能夠提高27.77％的性能;復(fù)制指令執(zhí)行帶寬為22.68Gbps，相對(duì)于軟件復(fù)制指令來說，能夠提高16.76％的性能;矩陣轉(zhuǎn)置指令執(zhí)行帶寬為17.27Gbps，相對(duì)于軟件矩陣轉(zhuǎn)置指令來說，能夠提高61.22％的性能。本文的