雙邏輯低功耗運算電路設(shè)計.pdf

1、隨著工藝尺寸的縮小，在集成電路設(shè)計中，一方面追求更低功耗、更高集成密度依然是芯片設(shè)計競爭的焦點，基于IP核的SOC設(shè)計更是成為技術(shù)的主導(dǎo)，芯片的發(fā)展繼續(xù)遵循摩爾定律前行；另一方面，芯片產(chǎn)品功能趨向于多樣化發(fā)展，開發(fā)極低功耗中央處理單元以及嵌入式多媒體領(lǐng)域等高端通用芯片，需要更高的工作頻率，使得功耗和速度的矛盾更加明顯。幾乎所有的芯片都包含諸如乘法器、加法器等基本的運算電路，擔當最基本工作的運算電路的性能顯著影響著整個SOC的性能，因此，

2、迫切需要對這些基本的運算單元進行功耗和速度的優(yōu)化。從電路的邏輯設(shè)計方法來講，分為傳統(tǒng)的布爾邏輯和Reed-Muller(RM)邏輯。所有的數(shù)字電路都可以單獨由布爾邏輯或者RM邏輯來實現(xiàn)。布爾邏輯技術(shù)相對成熟，RM邏輯技術(shù)有待進一步完善和發(fā)展。在數(shù)字電路優(yōu)化上，每一種邏輯都有其本身的優(yōu)勢和局限性。研究表明，采用基于布爾邏輯和RM邏輯相結(jié)合的雙邏輯設(shè)計方法，能夠有效地優(yōu)化電路的性能。本文從運算電路的邏輯結(jié)構(gòu)和晶體管設(shè)計出發(fā)，采用雙邏輯的方法

3、，對運算電路乘法器、加法器以及基本的邏輯門單元進行功耗優(yōu)化設(shè)計。本文主要工作如下:
　?。?）運算電路乘法器的壓縮樹設(shè)計研究。針對現(xiàn)有壓縮器結(jié)構(gòu)上的局限性，從邏輯結(jié)構(gòu)上構(gòu)建新型壓縮樹的基本單元，提出了幾種N-3(N=5,6…,12)壓縮器。該類壓縮器有較大的壓縮基數(shù)，構(gòu)建乘法器的壓縮樹時，可以給EDA綜合工具提供更多的優(yōu)化空間。提出的壓縮器設(shè)計具有潛在的低功耗特性，豐富了壓縮樹的構(gòu)建方式。通過對壓縮樹構(gòu)建綜合結(jié)果的分析,表明在保證

4、工作頻率的基礎(chǔ)上，優(yōu)化了壓縮樹的功耗，并一定程度上減小了壓縮樹的面積。
　　（2）低能耗基本運算單元設(shè)計研究。運算電路的基本運算單元對整個電路的性能起著至關(guān)重要的作用，諸如全加器、壓縮器等。從運算單元結(jié)構(gòu)本身進行晶體管設(shè)計優(yōu)化，進行了雙邏輯拆分和采用混合邏輯的設(shè)計方法，用各自獨立的模塊分別產(chǎn)生輸出端信號，減小了中間信號輸出負載，優(yōu)化了電路的延時。同時，不同的模塊分別采用適合在低電壓下工作的低功耗模塊設(shè)計以降低電路的功耗，從而降低了