鐵電場(chǎng)效應(yīng)晶體管的TCAD模擬.pdf

1、半導(dǎo)體硅工藝在過(guò)去的四十年里，無(wú)論是器件的工藝尺寸還是芯片性能，都是以指數(shù)形式增長(zhǎng)。然而CMOS技術(shù)的極限似乎離我們?cè)絹?lái)越近了,在未來(lái)我們可能會(huì)看到越來(lái)越多其他技術(shù)與CMOS技術(shù)結(jié)合,以實(shí)現(xiàn)更多功能，同時(shí)又保持CMOS技術(shù)主要的邏輯功能。鐵薄膜材料由于其極化效應(yīng)，同時(shí)結(jié)合CMOS技術(shù)，已被廣泛研究應(yīng)用于新一代的非易失存儲(chǔ)器。為了降低1T-1C(1 Transistor-1 Capacitor)結(jié)構(gòu)的鐵電存儲(chǔ)器尺寸，研究人員制備并研究了作

2、為1T(1 Transistor)結(jié)構(gòu)的鐵電存儲(chǔ)器單元的鐵電場(chǎng)效應(yīng)晶體管(Ferroelectric Field Effect Transistor)，鐵電場(chǎng)效應(yīng)晶體管的優(yōu)勢(shì)在于單元尺寸小、非破壞性讀出操作和成本低。最近，鐵電體也被用作介電材料，用于負(fù)電容器件，以突破硅-金屬氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)的60mV/dec亞閾值擺幅的限制。
　　本文的主要目的是研究鐵電晶體管的電學(xué)性能，包括邏輯轉(zhuǎn)換功能和信息存儲(chǔ)功能。

3、為此設(shè)計(jì)與模擬了不同結(jié)構(gòu)的鐵電晶體管。
　　首先,建立了MFIS-FeFET(Metal-Ferroelectric-Insulator-Semiconductor Ferroelectric Field Effect Transistor)器件結(jié)構(gòu)模型。通過(guò)改變器件柵極電壓與材料參數(shù)，模擬了MFIS-FeFET存儲(chǔ)窗口變化情況。模擬結(jié)果發(fā)現(xiàn)MFIS-FeFET的存儲(chǔ)窗口會(huì)隨著柵極應(yīng)用電壓、鐵電薄膜厚度、絕緣層材料的介電常數(shù)的增大

4、而增大。模擬研究了不同溫度下MFIS-FeFET電學(xué)性質(zhì)，結(jié)果表明，隨著溫度的升高，MFIS-FeFET的開(kāi)關(guān)態(tài)電流比和亞閾值擺幅變小，閾值電壓則是隨溫度升高而變大。
　　然后，建立了隧穿場(chǎng)效應(yīng)晶體管(TFET)的器件結(jié)構(gòu)模型。模擬了TFET的轉(zhuǎn)移特性和輸出特性。通過(guò)改變材料參數(shù)，模擬研究TFET的電學(xué)性質(zhì)的變化情況。結(jié)果表明TFET的亞閾值擺幅會(huì)隨著源區(qū)摻雜濃度、絕緣層材料的介電常數(shù)增加而變小，隨體硅厚度、絕緣層厚度的增大而減小