CMOS電路低功耗設(shè)計(jì)與優(yōu)化研究.pdf

1、集成電路工業(yè)的發(fā)展提升了CMOS電路工作頻率和集成度，同時(shí)也使得電路功耗密度不斷增大。隨著工藝特征尺寸的減小，電路系統(tǒng)的功耗按照指數(shù)形式增大。過高的功耗降低了系統(tǒng)的穩(wěn)定性和可靠性，也使得封裝變得困難。因此，低功耗設(shè)計(jì)越來越成為當(dāng)前電路設(shè)計(jì)的重要部分。
　　CMOS電路不斷向深亞微米工業(yè)節(jié)點(diǎn)發(fā)展，晶體管的靜態(tài)功耗不能再被忽略不計(jì)，必須被考慮到電路設(shè)計(jì)中。本文闡述了CMOS電路功耗并且基于雙閾值低功耗技術(shù)設(shè)計(jì)改進(jìn)了算法，并同時(shí)設(shè)計(jì)了基

2、于雙閾值電壓的D觸發(fā)器。本文主要內(nèi)容如下:
　　1.基于時(shí)序路徑的雙閩值電壓算法的優(yōu)化。本文通過對(duì)算法深入研究分析，在電路基礎(chǔ)上建模，提出了基于電路節(jié)點(diǎn)最差負(fù)松弛裕量和改進(jìn)的總負(fù)松弛裕量計(jì)算的優(yōu)化算法，在每一輪優(yōu)化中最優(yōu)點(diǎn)選擇更合理，替換的LVT單元數(shù)更少。
　　2.觸發(fā)器的優(yōu)化研究。基于雙閾值思想設(shè)計(jì)優(yōu)化了D觸發(fā)器，并且改進(jìn)了觸發(fā)器的時(shí)鐘響應(yīng)電路。時(shí)鐘翻轉(zhuǎn)由數(shù)據(jù)信號(hào)控制，類似于門控思想。該設(shè)計(jì)可以很大程度減小時(shí)鐘翻轉(zhuǎn)頻率，