基于半結(jié)構(gòu)化文本抽取的FPGA驗證報告生成技術(shù)研究.pdf

1、現(xiàn)場可編程門陣列(FieldProgrammableGateArrays，F(xiàn)PGA)以其可編程、高并行性、高集成度等優(yōu)點，被廣泛應(yīng)用于通信、控制等領(lǐng)域。然而，隨著FPGA器件日益復(fù)雜、系統(tǒng)規(guī)模日益龐大，作為質(zhì)量保障關(guān)鍵手段的FPGA驗證環(huán)節(jié)，由于流程復(fù)雜、工具多樣、輸出信息極為豐富，因而己成為FPGA設(shè)計中最耗時的工作之一，驗證報告的自動化生成是一種趨勢，而快速、準確提取各類驗證信息，并有效整合是重要的使能技術(shù)。
　　本文采用信息

2、提取手段，針對基于半結(jié)構(gòu)化文本的FPGA驗證報告自動生成技術(shù)開展研究，主要研究工作如下:
　　1)在對FPGA常用驗證工具生成的驗證報告進行詳細分析的基礎(chǔ)上，抽象出文檔結(jié)構(gòu)和三類信息表達形式，并針對各類信息表達形式提出對應(yīng)的文檔抽取算法。
　　2)提出了基于模板的文本抽取模型、目標文檔信息映射與整合，有效支持從驗證原始輸出信息、文本抽取信息，到目標文檔的準確、自動轉(zhuǎn)換。
　　3)實現(xiàn)了一個FPGA驗證報告自動生成原型系