一款雙核SoC芯片的低功耗設(shè)計與驗證.pdf

1、隨著微處理器性能的提高，功耗問題日趨嚴(yán)峻，成為限制處理器發(fā)展的一大阻礙。傳統(tǒng)的低功耗技術(shù)大多數(shù)針對的是降低動態(tài)功耗，但是近幾年來，靜態(tài)功耗所占比重越來越大甚至已經(jīng)超過動態(tài)功耗。因此，在集成電路的設(shè)計過程中，在對動態(tài)功耗進(jìn)行優(yōu)化的同時也要對靜態(tài)功耗進(jìn)行有效地優(yōu)化。
　　本文的主要工作是針對一款低功耗雙核SoC芯片（LPE處理器）進(jìn)行低功耗設(shè)計。論文提出了一套合理有效的低功耗設(shè)計方案，綜合采用電源關(guān)斷技術(shù)、時鐘門控技術(shù)、動態(tài)頻率調(diào)節(jié)技

2、術(shù)等多種低功耗技術(shù)，設(shè)計了功耗管理控制器，完成LPE處理器的低功耗管理，有效地降低動態(tài)功耗和靜態(tài)功耗。
　　論文設(shè)計實(shí)現(xiàn)了LPE處理器的功耗管理控制單元（PMC）。在PMC中定義了功耗配置、功耗模式、下電間隔、下電標(biāo)識等寄存器，針對各個處理器核、各IO控制器（DMAC、PEU、GMU）等可關(guān)斷部件設(shè)計了待命、喚醒、上電、下電狀態(tài)機(jī)，使處理器可以工作在不同的功耗模式，從而降低動態(tài)功耗和靜態(tài)功耗。
　　論文基于UVM的驗證方法學(xué)

3、搭建了PMC的模塊級驗證平臺，驗證了PMC寄存器的訪問通路、軟件控制下的待命/喚醒、電源上電/下電功能的狀態(tài)轉(zhuǎn)換、動態(tài)自適應(yīng)監(jiān)測的響應(yīng)機(jī)制等功能。在系統(tǒng)級搭建了LPE全芯片低功耗模擬驗證平臺，設(shè)計用于低功耗設(shè)計仿真的CPF文件，主要對LPE各個電源域的電源控制功能、隔離單元的正確使用以及不同功耗場景下的功能進(jìn)行了仿真，驗證了系統(tǒng)級的電源關(guān)斷流程。
　　最后，論文采用PowerArtist功耗分析工具對LPE進(jìn)行RTL級的功耗分析與