短距離無線數(shù)傳基帶芯片后端設(shè)計.pdf

1、隨著數(shù)字集成電路產(chǎn)業(yè)的迅猛發(fā)展，集成電路后端設(shè)計質(zhì)量逐漸成為制約芯片良品率和生產(chǎn)成本的重要因素；隨著集成電路工藝尺寸的不斷縮小，集成電路芯片的應(yīng)用領(lǐng)域不斷擴大，目前在智能電子、可穿戴設(shè)備和醫(yī)學上都有很廣泛的應(yīng)用。這些領(lǐng)域的應(yīng)用使得數(shù)字IC芯片不斷向低功耗的方向發(fā)展。在保證芯片性能的情況下，如何將功耗降至最低逐漸成為當前集成電路設(shè)計的重點。
　　在無線數(shù)字通信技術(shù)大發(fā)展的背景下，短距離無線數(shù)傳技術(shù)由于具有功耗低、面積小、成本低及實現(xiàn)

2、簡單等優(yōu)點，已經(jīng)在社會生活的方方面面都得到了應(yīng)用。本文根據(jù)課題組的科研項目，完成了一款基于短距離無線數(shù)傳的基帶芯片的后端設(shè)計，介紹了芯片后端實現(xiàn)的具體過程，并對在后端實現(xiàn)過程中遇到的問題以及筆者對后端流程的理解進行了詳細的說明和深入的分析。本文著重進行了以下幾個方面的工作：
　　（1）介紹了邏輯綜合原理和邏輯綜合過程，并詳細介紹了綜合階段的低功耗設(shè)計方法——門控時鐘綜合技術(shù)。應(yīng)用門控時鐘綜合技術(shù)對短距離無線數(shù)傳基帶芯片進行綜合，將

3、綜合后的功耗從52mW降低至38mW，功耗降低了27％。
　　（2）總結(jié)了電路設(shè)計的時序要求，對靜態(tài)時序分析（STA）原理進行了詳細介紹，簡單說明了STA所用的工具以及STA工具的使用方法。并給出了存在違例的路徑的人工處理方法，成功的修正了后端工具分析中出現(xiàn)的時序違例問題。
　　（3）對后端設(shè)計流程和版圖設(shè)計工具進行了介紹，并使用Astro完成了短距離無線數(shù)傳基帶芯片的版圖設(shè)計，包括芯片面積、電源的規(guī)劃、時鐘樹綜合、布局工作

4、和布線工作，并簡單介紹了工藝天線效應(yīng)產(chǎn)生的原因及解決方法，修正了版圖設(shè)計時出現(xiàn)的工藝天線效應(yīng)。對版圖設(shè)計后的網(wǎng)表和寄生參數(shù)文件進行靜態(tài)時序分析，發(fā)現(xiàn)問題并修改網(wǎng)表，然后再修改的網(wǎng)表基礎(chǔ)上用ECO方法修正了版圖。最終版圖面積為1.87mm×2.39mm。
　?。?）簡單介紹了形式驗證原理、版圖的物理設(shè)計要求。對短距離無線數(shù)傳基帶芯片的最終版圖網(wǎng)表與 RTL級網(wǎng)表做了形式驗證；采用Calibre對最終的版圖做了DRC和LVS，以確保流