一種高效高安全性IP保護(hù)方法的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著半導(dǎo)體工藝的快速發(fā)展，大規(guī)模集成電路系統(tǒng)的集成度和復(fù)雜度越來(lái)越高，設(shè)計(jì)難度越來(lái)越大。從零開始設(shè)計(jì)這樣一個(gè)大型的電路系統(tǒng)幾乎是不可能的。由于能有效地提高設(shè)計(jì)效率、降低市場(chǎng)風(fēng)險(xiǎn)以及減少研發(fā)費(fèi)用等，在系統(tǒng)設(shè)計(jì)中使用自定義或者第三方知識(shí)產(chǎn)權(quán)(IP)核成為標(biāo)準(zhǔn)的模式。
　　由于具有可編程性、設(shè)計(jì)成本低以及性能優(yōu)異等特點(diǎn)，現(xiàn)場(chǎng)可編程門陣列（FPGA）已經(jīng)成為一種主流的設(shè)計(jì)平臺(tái)。隨著FPGA在電子系統(tǒng)設(shè)計(jì)中的廣泛應(yīng)用，設(shè)計(jì)者越來(lái)越重視基于F

2、PGA的電路設(shè)計(jì)的知識(shí)產(chǎn)權(quán)(IP)保護(hù)問(wèn)題。本文基于環(huán)形振蕩器型物理不可克隆函數(shù)（RO PUF）提出了一種新型的FPGA IP保護(hù)機(jī)制，在IP設(shè)計(jì)中嵌入PUF邏輯，以限制IP設(shè)計(jì)被復(fù)制和濫用。
　　實(shí)際應(yīng)用中，在FPGA上實(shí)現(xiàn)RO PUF面臨的主要挑戰(zhàn)包括：1）RO PUF電路的面積消耗很大；2）有限的邏輯資源使得激勵(lì)響應(yīng)對(duì)數(shù)量有限，限制了該IP保護(hù)方法可以驗(yàn)證FPGA IP核的數(shù)量。為了解決這些問(wèn)題，本文提出了一種邏輯混合技術(shù)。