單核處理器片上滲透數(shù)據(jù)調(diào)配方法研究.pdf

1、“存儲(chǔ)墻”問(wèn)題一直是制約處理器性能提升的瓶頸，它指的是，處理器和內(nèi)存之間巨大的速度鴻溝，使得處理器獲取數(shù)據(jù)與內(nèi)存提供數(shù)據(jù)之間出現(xiàn)了供不應(yīng)求的情況。滲透延遲容忍機(jī)制是解決“存儲(chǔ)墻”問(wèn)題的新途徑，然而現(xiàn)有的滲透技術(shù)卻有很多不足之處，這些不足之處可分為研究?jī)?nèi)容和研究方法兩方面。研究?jī)?nèi)容上的不足之處在于:對(duì)及時(shí)局部性、滲透數(shù)據(jù)缺乏準(zhǔn)確的定義;現(xiàn)有的滲透技術(shù)專注于通過(guò)軟件技術(shù)調(diào)配滲透數(shù)據(jù)在存儲(chǔ)層次中的移動(dòng)而忽視了對(duì)作為數(shù)據(jù)載體的存儲(chǔ)空間的研究，事

2、實(shí)上，現(xiàn)有的存儲(chǔ)層次特別是高速緩存已經(jīng)不利于滲透技術(shù)的開(kāi)展。研究方法上的不足之處在于現(xiàn)有的滲透技術(shù)主要通過(guò)間接的模擬仿真手段來(lái)證明滲透延遲容忍機(jī)制的有效性，導(dǎo)致對(duì)滲透技術(shù)的本質(zhì)缺乏深刻認(rèn)識(shí)。
　　本文在中科院計(jì)算所計(jì)算機(jī)體系結(jié)構(gòu)國(guó)家重點(diǎn)實(shí)驗(yàn)室開(kāi)放課題“眾核處理器滲透延遲容忍機(jī)制的分析與研究”（編號(hào)CARCH201307）的支持下，介紹了以泉吸和泉涌為主要構(gòu)件的滲透緩存組成原理以及相應(yīng)的以冷滲透和熱滲透為主要手段的片上數(shù)據(jù)遷移思想。

3、
　　本文的另一個(gè)主要工作是采用Verilog語(yǔ)言和ModelSim仿真工具成功搭建了一個(gè)滲透緩存仿真平臺(tái)和一個(gè)與之做對(duì)比實(shí)驗(yàn)的傳統(tǒng)緩存仿真平臺(tái)，使用本文實(shí)現(xiàn)的仿真平臺(tái)可以直接地而非間接地研究滲透緩存以及滲透數(shù)據(jù)調(diào)配方法，彌補(bǔ)了現(xiàn)有的滲透技術(shù)在研究方法上的不足。本文設(shè)計(jì)的仿真平臺(tái)可靈活配置實(shí)驗(yàn)所需的各項(xiàng)參數(shù)，最終生成反映緩存命中率等情況的性能報(bào)告。本文對(duì)仿真平臺(tái)進(jìn)行了模塊級(jí)和系統(tǒng)級(jí)驗(yàn)證，證明本文實(shí)現(xiàn)的仿真平臺(tái)完全滿足現(xiàn)階段的實(shí)驗(yàn)需