一種面向硬件仿真器的PCIe橋的設(shè)計與實現(xiàn).pdf

1、片上系統(tǒng)（SoC）在近些年已經(jīng)得到了迅猛的發(fā)展，相對于傳統(tǒng)的芯片,片上系統(tǒng)（SoC）不僅包含了大量的硬件模塊，而且還配有大量的軟件，如操作系統(tǒng)、通信協(xié)議、以及各種相關(guān)的應(yīng)用程序等，其設(shè)計的規(guī)模與復(fù)雜度遠(yuǎn)遠(yuǎn)高于傳統(tǒng)芯片。SoC芯片的仿真也變得越來越重要。在大規(guī)模SoC系統(tǒng)級芯片驗證中，硬件仿真器這種快速、高容量、高仿真性能的工具逐漸被采用。
　　硬件仿真器對大規(guī)模SoC芯片進行仿真時，仿真速度一般不超過幾MHz。使得仿真環(huán)境下對于不

2、可降頻 PCIe、SATA等高速串行總線進行仿真時，無法與真實設(shè)備連接。針對以上描述的問題，本文提出了一種PCIe橋的設(shè)計方法，為真實的PCIe設(shè)備與硬件仿真環(huán)境的連接提供了一種解決方案，主要內(nèi)容如下。
　　1、本文在PIPE協(xié)議的基礎(chǔ)上，基于報文的異步傳輸原理設(shè)計了一款PCIe橋，該PCIe橋包括鏈路識別模塊，報文解析模塊、報文加擾模塊、報文解擾模塊、流控制模塊、以及報文跨時鐘域轉(zhuǎn)換機制。實現(xiàn)了慢速的硬件仿真器與快速的PCIe設(shè)

3、備的速度匹配，解決了硬件仿真器不能支持?jǐn)?shù)?；旌想娐贩抡娴膯栴}。
　　2、針對 PCIe鏈路耦合比較緊密，無法觀察與控制，使得調(diào)試?yán)щy。本文設(shè)計了鏈路監(jiān)聽裝置，可實現(xiàn)對PCIe主從設(shè)備報文傳輸狀態(tài)的實時監(jiān)控，方便使用者觀察和修改鏈路傳輸狀態(tài)，進行系統(tǒng)調(diào)試和驗證。
　　3、為了滿足PCIe橋在不同廠商的硬件仿真器上的使用，本文采用通用的PIPE協(xié)議進行設(shè)計，設(shè)計的PCIe橋可靈活配置x1、x4、x8、x16的傳輸模式，并可做類似

4、于PCIe的接口適配器來使用，解決了PCIe橋兼容性的問題。
　　4、將PCIe橋插入實際的PCIe的IP中，搭建了系統(tǒng)級的驗證環(huán)境。仿真環(huán)境包括CPU_SIM模塊、插入PCIe橋的IP、PCIe_Device_Sim模塊，用來模擬CPU與PCIe設(shè)備的通信環(huán)境。通過對PCIe_Device_Sim模塊中DMA控制器的設(shè)計，驗證500MHz的PCIe設(shè)備本身的工作頻率下與CPU_SIM模塊在1MHz、2MHz、5MHz下鏈路工作狀