可用于HEVC標準的整數(shù)DCT-IDCT快速算法設計與實現(xiàn).pdf

1、隨著信息技術(shù)和多媒體技術(shù)的發(fā)展，數(shù)字視頻應用在高品質(zhì)、高幀率、高壓縮率方向的需求越來越強烈。以前的H.264/AVC視頻編碼已經(jīng)展現(xiàn)出其局限性，無法應對數(shù)字視頻發(fā)展過程中遇到的種種問題。因此，國際電信聯(lián)盟 ITU-T領導下的VCEG和國際標準化組織 ISO/IEC下的MPEG成立一聯(lián)合視頻編碼工作小組（JCT-VC）于2013年共同推出了下一代視頻編碼標準：高效能視頻編碼HEVC（High Efficiency Video Coding

2、，HEVC）。新標準能夠在保證相同畫面質(zhì)量的情況下，實現(xiàn)壓縮率提升一倍。HEVC采用和H.264/AVC相似的混合編碼框架，并使用了多種新技術(shù)提升編碼性能，但是這也同時增加了設備的編解碼復雜度。
　　為了解決編解碼復雜度高，計算量巨大的問題。HEVC中使用整數(shù)余弦變換取代傳統(tǒng)的實數(shù)DCT/IDCT變換。本文通過對整數(shù)余弦變換系數(shù)矩陣所具有的性質(zhì)進行分析，推導出了一種適于用DCT/IDCT計算的快速算法。由于HEVC中變換單元支持4

3、×4、8×8、16×16和32×32四種尺寸，因此，快速算法同時需支持不同點數(shù)的整數(shù)DCT/IDCT變換。然后，根據(jù)文中提出的快速算法，設計了一種支持可變點數(shù)（4，8，16，32）一維（1-D）整數(shù)DCT/IDCT可復用的硬件架構(gòu)。在硬件設計中，采用結(jié)構(gòu)復用和矩陣奇偶分解計算方法，降低了硬件復雜度，實現(xiàn)高吞吐率；同時，在硬件實現(xiàn)中將乘法操作轉(zhuǎn)化為加、減法和位移操作，無需使用乘法器，減少了電路面積。
　　硬件架構(gòu)設計完成后，本文按照

4、超大規(guī)模集成電路（Very Large Scale Integration，VLSI）設計流程，進行了功能性仿真驗證，DC邏輯綜合， SocEncounter布局布線等設計。最后仿真結(jié)果表明，在0.18μm工藝下，芯片總面積為1724×1714μm2，工作頻率80MHz，采樣吞吐率達2560×106采樣每秒。本文的設計能實現(xiàn)8K畫質(zhì)視頻在30幀每秒幀率下的編解碼。本文的研究將使得整數(shù)余弦變換在數(shù)字視頻處理領域得到更廣泛的應用，也將促進H