高速PCB設(shè)計中信號及電源完整性分析與應(yīng)用.pdf

1、隨著集成電路技術(shù)的快速發(fā)展，高速電路中信號及電源完整性問題日益明顯，對電路系統(tǒng)的穩(wěn)定性造成了極大影響，并已成為電子工程師在電路設(shè)計過程中不可避免的問題之一，正確處理設(shè)計及調(diào)試過程中的信號及電源完整性問題已成為高速電路設(shè)計中的重要環(huán)節(jié)。
　　本文分析了無源元件及傳輸線的高頻特性，以及高速互連設(shè)計中存在的反射、串?dāng)_、時序及電源完整性問題的產(chǎn)生原因，并確定了各類噪聲及時序問題的優(yōu)化方法。在高速互連理論的基礎(chǔ)上對一款以i.MX6Q為核心的

2、復(fù)雜高速電路板進(jìn)行設(shè)計，利用IBIS模型和HyperLynx仿真工具在板級設(shè)計中對信號及電源完整性問題進(jìn)行仿真分析及優(yōu)化。
　　根據(jù)仿真結(jié)果制定布線約束及去耦規(guī)則，建立了完整的設(shè)計及仿真過程，使串?dāng)_噪聲、反射噪聲、時序誤差及電源噪聲控制在可接受的范圍內(nèi)。系統(tǒng)使用八層PCB設(shè)計，優(yōu)化布局布線使高速互連串?dāng)_噪聲峰值降低為20mV；使用ODT功能控制反射噪聲在極小的幅度內(nèi)；控制線長使命令線、控制線及數(shù)據(jù)線滿足時序要求；優(yōu)化PDN阻抗曲線