網絡處理器中的路由交換硬件設計.pdf

1、隨著網絡業(yè)務和數(shù)據(jù)流量的爆發(fā)性增長，基于共享總線的多核網絡處理器面臨處理性能不足的窘境，在高性能處理器設計領域中，共享總線技術逐漸被可擴展更多節(jié)點的路由交換技術取代。目前，路由交換技術僅考慮在通用多核處理器場合的應用，其在吞吐、延遲、亂序等關鍵參數(shù)上，并不適用于追求高性能網絡處理器的處理核心互聯(lián)。在國家核高基項目“XXX協(xié)議處理器”支撐下，本文提出一種具有高吞吐、低延遲、支持亂序特性的路由交換架構片上網絡(Multi-Network-P

2、rocessor Network on Clup,MNP-NoC)。
　　本文首先分析了基于路由交換架構的多核網絡處理器架構，包括其處理的任務特性和整體系統(tǒng)架構。其次，設計了MNP-NoC的方案，其關鍵在于路由器結構設計和流量調度算法設計，該部分是降低交換網絡線頭阻塞概率的核心技術。然后，采用硬件電路設計了MNP-NoC方案，該過程重點是多鏈路拓撲結構、路由器和流量調度算法的電路設計。最后，采用高級驗證方法學UVM（Univers

3、al Verification Methodology）搭建了驗證平臺，對本文設計進行功能驗證和性能評估，并完成了FPGA(Field Programmable Gate Array)硬件電路設計。
　　本文主要貢獻是:1）設計以三級緩存、兩級調度為核心的路由器結構;2）設計在路由器上部署的目的通道輪轉算法。該算法結合路由器結構的特點，通過對數(shù)據(jù)包重排序和負載路徑均衡，提高了交換結構轉發(fā)性能。實驗表明，MNP-NoC相比典型的3D