硬件電子琴課程設計報告

1、<p>　　《EDA技術及應用》</p><p><b>　　課程設計報告</b></p><p>　　系 部： 電子通信工程系 </p><p>　　指導教師： </p><p>　　學 號： 081307212 </p><

2、p>　　姓 名： </p><p>　　同 組 人： </p><p>　　二О一 一 年 十二 月日</p><p>　　硬件電子琴課程設計報告</p><p>　　今年我們選修了張老師的EDA選修專業(yè)課，以及張老師的兩周的EDA課程設計，在兩周的課程設計之中，

3、我們遇到了許多問題，我們在解決問題的過程之中，我們大大加強了我們的動手能力，現(xiàn)在將兩星期的所有問題做如下總結。</p><p>　　一 、硬件電子琴設計任務要求</p><p>　　要求設計硬件電子琴具有如下功能：</p><p>　?。ǎ保┌聪翶EY1~KEY3分別表示中音的DO RE ME。</p><p>　　（２）按住KEY4同時按K

4、EY1~KEY3 分別表示高音的DO RE ME。</p><p>　?。ǎ常┌聪孪鄳逆I有對應LED燈指示。</p><p><b>　　其他要求：</b></p><p>　　1．晶振為12 MHz</p><p>　　2. 采用CPLD 器件為ALTERA 的EPM7064SL-44</p><

5、p>　　二 、硬件電子琴設計原理解析</p><p>　　樂曲均是由DO RE ME FA SAO LA XI 組成，樂曲演奏的原理是：由于組成樂曲的每個音符的頻率值（音調）及其持續(xù)時間（音長）是樂曲演奏的兩個基本數(shù)據(jù)，因此需要控制輸出到揚聲器的激勵信號的頻率高低和該頻率信號持續(xù)的時間。頻率的高低決定了音調的高低，而樂曲的簡譜與各音名的頻率對應關系如下表所示。所有不同頻率的信號都是從同意基準頻率分頻而得來的

6、，由于音階頻率多為非整數(shù)，而分頻系數(shù)又不能為小數(shù)，故必須將計算得到的分頻數(shù)進行四舍五入來取整，基準頻率和分頻系數(shù)應綜合考慮加以選擇，從而保證音樂不會走掉調，我們所做的硬件時鐘為12MHZ，在這個時鐘頻率下，中音1（對應的頻譜值為523.3HZ）的分頻系數(shù)應該為12000000/（2*523.3）= 16'h2CC9，這樣只需對系統(tǒng)時鐘按計算出的值進行分頻即可得到中音1。至于其他音符，同樣來求出。</p><p

7、>　　簡譜中的音名與頻率的關系</p><p>　　三 電路總體框架設計</p><p>　　采用復雜可編程邏輯器件（CPLD）制作，利用EDA軟件中的VHDL硬件描述語言編程進行控制，然后燒制實現(xiàn).采用CPLD來設計的原理圖如圖1.1所示.它由控制輸入電路、CPLD、LED電路和揚聲器電路組成。</p><p>　　圖1.1 采用CPLD設計的電子琴原理方

8、框圖</p><p>　　控制輸入電路主要是為用戶設計的,起到一個輸入控制的作用.CPLD復雜可編程邏輯器件,也是本設計方案的核心內容,它是實現(xiàn)電子琴運作的主要控制模塊.由設計者把編好的VHDL程序燒制到復雜可編程邏輯器件CPLD中,然后通過控制輸入電路把樂譜輸入到CPLD,產(chǎn)生不同的頻率驅動揚聲器,發(fā)出不同的樂譜.同時也使對應的LED燈變亮。</p><p>　　四 VHDL硬件描述語言

9、簡介</p><p>　　PLD的軟件已發(fā)展得相當完善，利用VHDL硬件描述語言來實現(xiàn)程序的編制，這樣硬件的功能描述可以完全在軟件上實現(xiàn)。VHDL是用于邏輯設計的硬件描述語言，成為IEEE標準。它作為描述硬件電路的語言，有以下特點：</p><p>　?。?） VHDL的寬范圍描述能力使它成為高層次設計的核心，將設計人員的工作重心提高到了系統(tǒng)功能的實現(xiàn)與調試，而花較少的精力于物理實現(xiàn)。&l

10、t;/p><p>　?。?） VHDL可以用簡潔明確的代碼描述來進行復雜控制邏輯的設計，靈活且方便，而且也便于設計結果的交流、保存和重用。</p><p>　?。?）VHDL的設計不依賴于特定的器件，同一個HDL原碼可以綜合成FPGA或ASIC,方便了工藝的轉換。</p><p>　?。?）VHDL是一個標準語言，為眾多的EDA廠商支持，而且設計出來的電路大多數(shù)并行運行

11、,因此移植性好且速度快。</p><p>　　采用VHDL語言設計復雜數(shù)字電路的方法具有很多優(yōu)點，其語言的設計技術齊全、方法靈活、支持廣泛。它可以支持自頂向下（Top Down）和基于庫（Library_Based）的設計方法，而且還支持同步電路、異步電路、FPGA以及其他隨機電路的設計，其范圍很廣，語言的語法比較嚴格，給閱讀和使用都帶來了極大的好處。</p><p><b>　

12、　五 軟件設計</b></p><p>　　本設計采用ALTERA公司的EDA軟件系統(tǒng)QuartusⅡ來完成。采用自頂向下的設計方法。</p><p>　　程序設計的流程圖如圖所示：</p><p><b>　　程序設計流程圖</b></p><p><b>　　六 方案優(yōu)勢性分析</b>

13、;</p><p>　　本方采用的是復雜可編程器件來實現(xiàn), 它的優(yōu)點是所有電路集成在一塊芯片上，此方案所需的外圍電路簡單,這樣它的體積就減少了，同時還提高了系統(tǒng)的穩(wěn)定度。還可以用軟件QuartusⅡ進行仿真和調試等。設計人員可以充分利用VHDL硬件描述語言方便的編程，提高開發(fā)效率，縮短研發(fā)周期，降低研發(fā)成本；而且易于進行功能的擴展，實現(xiàn)方法靈活，調試方便，修改容易.</p><p>　　七

14、、 硬件電子琴的電路結構圖</p><p>　　硬件電子琴的電路結構圖</p><p><b>　　八、設計步驟 </b></p><p>　?。?）在QuartusⅡ中建立一個工程項目文件dzq.qpf,并在該項目下新建verilogHDL源程序文件dzq.v輸入源程序代碼并保存。完整得verilogHDL程序參考程序見附錄。</p&g

15、t;<p>　?。?）選擇目標器件并對相應的引腳進行鎖定，在這里所選擇的器件為MAX引腳鎖定方法 。 </p><p><b>　　九、相關程序</b></p><p>　　module beep1(clk,key,beep,led);//模塊名稱beep</p><p>　　input clk;//系統(tǒng)時

16、鐘12MHz</p><p>　　input[3:0]key;//按鍵輸入</p><p>　　output beep;//蜂鳴器輸出端</p><p>　　output[3:0]led;//LED輸出</p><p>　　reg beep_r;//寄存器</p>&

17、lt;p>　　reg[15:0]count,count_end;</p><p>　　reg[3:0]key_r;</p><p>　　always@(posedge clk)</p><p><b>　　begin</b></p><p>　　count <= count + 1'b1;

18、//計數(shù)器加1</p><p>　　if((count == count_end)&(!(count_end == 16'hffff)))</p><p><b>　　begin</b></p><p>　　count <= 16'h0;//計數(shù)器清零</p><p>　　be

19、ep_r <= !beep_r;//取反輸出信號</p><p><b>　　end</b></p><p><b>　　end</b></p><p>　　always @(key)</p><p><b>　　begin</b></p>&l

20、t;p>　　key_r = key;//取鍵值</p><p>　　case(key_r)</p><p>　　4'b1110:count_end = 16'h2CC9;//中音1的分頻系數(shù)值</p><p>　　4'b1101:count_end = 16'h27E8;//中音2的分頻系數(shù)值</p

21、><p>　　4'b1011:count_end = 16'h238C;//中音3的分頻系數(shù)值</p><p>　　4'b0110:count_end = 16'h166A;//高音1的分頻系數(shù)值</p><p>　　4'b0101:count_end = 16'h13F3;//高音2的分頻系數(shù)值</p&

22、gt;<p>　　4'b0011:count_end = 16'h11C6;//高音3的分頻系數(shù)值</p><p>　　default:count_end = 16'hffff;</p><p><b>　　endcase</b></p><p><b>　　end</b><

23、/p><p>　　assign beep =beep_r;//輸出音樂</p><p>　　assign led =key_r;//輸出按鍵狀態(tài)</p><p><b>　　Endmodule</b></p><p><b>　　十、實物誤差分析</b></p>

24、<p>　　在做成實物之后，將正確的程序燒錄到硬件上之后，加上電壓進行測試，在試驗箱上進行仿真測試程序時，程序很正確，效果良好，音調清晰，幾乎沒有任何噪聲。但是在將程序燒錄到硬件上之后，測試時蜂鳴器不定時的產(chǎn)生嘯叫，系統(tǒng)不定時的受到噪聲的影響。顯示檢查了硬件，在經(jīng)過測試以后硬件電路的焊接沒有任何的問題。后來總結結果是揚聲器那個原件有些問題，不是程序的問題，也不是焊接的問題。</p><p><