電子信息工程畢業(yè)論文---cdma數(shù)字移動通信系統(tǒng)信道編碼的實(shí)現(xiàn)

1、<p><b>　　畢業(yè)論文</b></p><p>　　CDMA數(shù)字移動通信系統(tǒng)信道編碼的實(shí)現(xiàn)</p><p>　　專業(yè)名稱： 電子信息工程</p><p>　　班 級： 2005級1班 </p><p><b>　　摘要</b></p><p>　　CDM

2、A技術(shù)是當(dāng)前無線電通信，尤其是移動通信的主要技術(shù)，不論是在中國已經(jīng)建立的IS-95規(guī)范的中國聯(lián)通CDMA網(wǎng)、各大移動通信運(yùn)營商正準(zhǔn)備實(shí)驗(yàn)及建立第三代（3G）系統(tǒng)還是大設(shè)備研發(fā)商已經(jīng)在開發(fā)的三代以后（也稱為4G）帶寬更寬的移動通信系統(tǒng)，CDMA都是主要的選擇。CDMA概念可以簡單地解釋為基于擴(kuò)頻通信的調(diào)制和多址接入方案。其反向鏈路有接入信道和反向業(yè)務(wù)信道組成。接入信道用于短信令消息交換、能提供呼叫來源、尋呼響應(yīng)、指令和注冊。</p&

3、gt;<p>　　本設(shè)計(jì)對CDMA通信系統(tǒng)信道編碼進(jìn)行實(shí)現(xiàn)。首先，通過學(xué)習(xí)相應(yīng)的理論知識，熟悉接入信道實(shí)現(xiàn)的過程，對每一步的原理有了較深的理解；然后，用ALTERA 的MAX+ PLUS II系統(tǒng)來開發(fā)，它具有強(qiáng)大的功能，支持原理圖、硬件描述語言(VHDL,AHDL, verilogHDL）等多種輸入方式。用FPGA來實(shí)現(xiàn)數(shù)字移動通信信道編碼，大大簡化了系統(tǒng)結(jié)構(gòu)。而且VHDL描述語言的使用縮短了開發(fā)時(shí)間，增強(qiáng)了系統(tǒng)的可讀性

4、，便于后續(xù)產(chǎn)品的升級。最后，逐步地對各個(gè)模塊進(jìn)行分析、仿真與驗(yàn)證。目的是通過畢業(yè)設(shè)計(jì)工作熟悉現(xiàn)代無線通信系統(tǒng)的基本構(gòu)成與基本工作原理，重點(diǎn)掌握CRC校驗(yàn)、卷積編碼、塊交織等相關(guān)編碼技術(shù)，并能將這些技術(shù)應(yīng)用實(shí)際系統(tǒng)設(shè)計(jì)。</p><p>　　關(guān)鍵詞 擴(kuò)頻通信； 碼分多址； 信道編碼； FPGA</p><p><b>　　Abstract</b></p>

5、<p>　　CDMA is the major technology used in the wireless communication, especially in the mobile communication. Following the IS-95 standard set up in China, CDMA is the mostly choice whether in China Uninet net, in

6、 the third system (3G) that all kinds of mobile businessmen are to build or in the wider system than the third one (named 4G) that the large equipments researching businessmen have been researching. The concept of CDMA m

7、ay be interpreted as the simulation that base on frequency spreading and</p><p>　　The channel code of CDMA communication system is realized in the design. First, the process of connect channel will be famili

8、ar; the principle of every step of the procedure about the channel will be understood, after the study of the relating knowledge. Then, with ALTERA's MAX+PLUS II development system, which has powerful functions to su

9、pport the schematic diagram, hardware description language (VHDL, AHDL, verilogHDL) and other input methods. Using FPGA to realize digital mobile communication</p><p>　　Keywords Wide frequency correspondenc

10、e; Code division multiple access; Channel coding; FPGA</p><p><b>　　目錄</b></p><p><b>　　1緒論1</b></p><p>　　1.1CDMA的發(fā)展背景1</p><p>　　1.2CDMA的現(xiàn)狀及未

11、來的預(yù)測1</p><p>　　1.3本課題的提出與意義3</p><p>　　2CDMA系統(tǒng)信道編碼原理5</p><p>　　2.1CDMA系統(tǒng)原理5</p><p>　　2.2CRC校驗(yàn)6</p><p>　　2.2.1概述6</p><p>　　2.2.2CRC校

12、驗(yàn)原理6</p><p>　　2.2.3CRC編碼算法7</p><p>　　2.3卷積編碼8</p><p>　　2.4交織技術(shù)9</p><p>　　3FPGA原理10</p><p>　　3.1FPGA工作原理10</p><p>　　3.2FPGA的應(yīng)用11&l

13、t;/p><p>　　3.3VHDL語言11</p><p>　　4整體設(shè)計(jì)方案13</p><p>　　4.1信道編碼FPGA實(shí)現(xiàn)原理模型圖13</p><p>　　4.2用VHDL來實(shí)現(xiàn)CRC編碼13</p><p>　　4.2.1CRC-4編碼算法13</p><p>　　

14、4.2.2用VHDL實(shí)現(xiàn)CRC-N編碼的流程描述14</p><p>　　4.2.3CRC-4編碼仿真波形15</p><p>　　4.3尾比特添加16</p><p>　　4.4卷積編碼實(shí)現(xiàn)17</p><p>　　4.5符號重復(fù)19</p><p>　　4.6符號刪除19</p>

15、<p>　　4.7塊交織19</p><p>　　4.8方案所達(dá)到的效果21</p><p><b>　　5結(jié)論22</b></p><p><b>　　致 謝23</b></p><p><b>　　附 錄24</b></p&g

16、t;<p><b>　　參考文獻(xiàn)28</b></p><p>　　CDMA數(shù)字移動通信系統(tǒng)信道編碼的實(shí)現(xiàn)</p><p><b>　　緒論</b></p><p><b>　　CDMA的發(fā)展背景</b></p><p>　　1989年，CDMA發(fā)源于美國，最初的

17、設(shè)計(jì)構(gòu)想是為美國蜂窩電話運(yùn)營商提供大容量和高質(zhì)量的無線通信方案，由于其新穎的特點(diǎn)、優(yōu)異的性能，CDMA一出世馬上就受到通信科研、工業(yè)、運(yùn)營等方面的專家所注意，目前，該技術(shù)是最先進(jìn)的數(shù)字通信技術(shù)之一。</p><p>　　將CDMA（Code Division Multiple Access）和FDMA（Frequency Division Mul-tiple Access）、TDMA（Time Division

18、Multiple Access）作比較，最突出的特點(diǎn)是：①頻譜效率高：實(shí)踐證明，CDMA的系統(tǒng)容量比FDMA大8－10倍，這對于充分利用國家有限而寶貴的無線電頻譜資源、提高運(yùn)營效率大有好處；②系統(tǒng)建設(shè)投資少：相同的覆蓋面積、相同的頻率規(guī)劃下，CDMA系統(tǒng)所需基站比GSM系統(tǒng)的基站數(shù)少1／2左右，節(jié)省了基建投資，也利于提高運(yùn)營質(zhì)量，降低成本；③話音質(zhì)量好：如采用13Kb／S話音編碼器，CDMA系統(tǒng)的話音質(zhì)量可以和一般固線電話相媲美；④抗干

19、擾與保密性能好，掉話率低：CDMA系統(tǒng)采用動態(tài)功率控制技術(shù)，可以做到保證服務(wù)質(zhì)量的前提下，只發(fā)射最低的有效功率，因而減少了系統(tǒng)的同頻干擾，保證了通信質(zhì)量，降低了掉話率。因手機(jī)發(fā)射功率小，也減輕了大家所擔(dān)心的電波對人腦的危害，CDMA手機(jī)可稱是“綠色手機(jī)”。</p><p>　　此外，CDMA還有許多優(yōu)點(diǎn)，如：第三代CDMA系統(tǒng)具有提供寬帶數(shù)據(jù)通信能力，目前所采用的CDMA雙模式新型手機(jī)可在數(shù)據(jù)網(wǎng)覆蓋的地區(qū)或在模擬

20、網(wǎng)覆蓋的地區(qū)自動轉(zhuǎn)換工作方式，給手機(jī)的使用者帶來方便。</p><p>　　CDMA的現(xiàn)狀及未來的預(yù)測</p><p>　　隨著網(wǎng)絡(luò)的全面覆蓋以及用戶數(shù)的迅猛增長，移動通信發(fā)展的方向已經(jīng)越來越清晰，即為全球漫游、高頻譜利用率(解決全世界存在的系統(tǒng)容量問題)、低價(jià)格(設(shè)備和服務(wù))以及滿足通信個(gè)性化的要求。作為第二代移動通信的主流技術(shù)之一和第三代移動通信的基礎(chǔ)技術(shù)，CDMA的發(fā)展同樣遵循了這一

21、方向。</p><p>　　在通信速度方面，CDMA正朝著提供寬帶化的方向努力。人們不斷研究CDMA的目的就是提高蜂窩電話和其他移動裝置無線訪問Internet的速率，未來CDMA的最主要的任務(wù)莫過于它具有更快的無線通信速度。在網(wǎng)絡(luò)頻譜方面，要想使未來CDMA通信達(dá)到更高的傳輸速度，必須使未來CDMA網(wǎng)絡(luò)在通信帶寬上比現(xiàn)有CDMA網(wǎng)絡(luò)的帶寬高出許多。未來CDMA手機(jī)的功能已不能簡單劃歸電話機(jī)的范疇，因?yàn)檎Z音數(shù)據(jù)的

22、傳輸只是未來CDMA 移動電話的功能之一。而且，未來CDMA手機(jī)在外觀上將有更驚人的突破，眼鏡、手表、化妝盒、旅游鞋都有可能成為CDMA手機(jī)的外形。同時(shí)，未來CDMA 移動通信的智能性更高，不僅表現(xiàn)在未來CDMA通信的終端設(shè)計(jì)和操作上具有智能化，更重要的是未來CDMA手機(jī)可以實(shí)現(xiàn)許多難以想象的功能，例如，手機(jī)將能根據(jù)環(huán)境、時(shí)間以及其他因素來適時(shí)提醒手機(jī)的主人。在CDMA演進(jìn)的過程中，運(yùn)營商希望未來CDMA通信系統(tǒng)應(yīng)當(dāng)具備全球漫游、接口開

23、放、能跟多種網(wǎng)絡(luò)互聯(lián)、終端多樣化以及能從現(xiàn)有CDMA平穩(wěn)過渡等特點(diǎn)。為了提供更高質(zhì)量的多媒體通信，未來CDMA通信提供的無線多媒體通信服務(wù)將包括語音、數(shù)據(jù)、影像等，大量信息</p><p>　　CDMA業(yè)務(wù)能力不斷提高，CDMA網(wǎng)絡(luò)具有豐富的業(yè)務(wù)功能，可同時(shí)提供多種業(yè)務(wù)服務(wù)，包括高速互聯(lián)網(wǎng)訪問、移動電子商務(wù)、定位業(yè)務(wù)、交互式游戲、遠(yuǎn)程教育、遠(yuǎn)程辦公、醫(yī)療會診、高速文件傳送、多聲道和多話音(可視)會議電話、視頻點(diǎn)播

24、等移動多媒體業(yè)務(wù)與寬帶數(shù)據(jù)業(yè)務(wù)。目前第三代移動通信的市場定位多基于移動多媒體業(yè)務(wù)，其成功的關(guān)鍵在于它提供個(gè)性化多媒體業(yè)務(wù)的能力。</p><p>　　越來越多的專家認(rèn)為，意義最為重大的、而且可以預(yù)測日后將會普及的功能主要包括多媒體信息業(yè)務(wù)、移動定位服務(wù)、可視電話、移動電子商務(wù)和移動Internet接入業(yè)務(wù)。</p><p>　　首先，多媒體信息服務(wù)(MMS)是對短信息服務(wù)(SMS)和圖片信

25、息傳遞的進(jìn)一步發(fā)展，可即時(shí)實(shí)現(xiàn)端到端、終端到互聯(lián)網(wǎng)或互聯(lián)網(wǎng)到終端的傳送。MMS內(nèi)容包括照片、錄像剪輯圖片、音頻或語音剪輯、城市地圖、信函、明信片、賀卡、演示文稿、圖表、布局圖、平面圖、卡通及動畫等等。這種服務(wù)方式為可能使用MMS來提供信息的各種應(yīng)用類型和企業(yè)(如廣告商)開辟了令它們感興趣的空間。移動定位服務(wù)是指根據(jù)移動用戶所處的地理位置提供與位置相關(guān)的服務(wù)。由于定位技術(shù)可廣泛地應(yīng)用于軍事和民用部門，如導(dǎo)航、測量、急救、車輛調(diào)度、防盜防劫

26、、城市規(guī)劃、城市導(dǎo)游等各個(gè)方面。同時(shí)，由于在第三代移動通信系統(tǒng)中，業(yè)務(wù)傳輸速率有較大提高，小區(qū)管理更加復(fù)雜，因此移動定位業(yè)務(wù)將會在第三代移動通信服務(wù)中占有重要位置。CDMA提供的移動定位服務(wù)可包括：緊急救援、車隊(duì)管理、汽車救援、貨物跟蹤、物流管理、基于位置信息的廣告、選擇性的大眾廣播、與位置信息相關(guān)的收費(fèi)。</p><p>　　在移動環(huán)境下，通過終端提供可視電話將成為CDMA中的一個(gè)重要業(yè)務(wù)。隨著通信技術(shù)的不斷發(fā)

27、展，人們對通信的需求將不再局限于單純的語音通信，不管語音通信的效果如何好，人們總是更傾向于面對面的交流。在帶寬得以保證的CDMA中，可視電話將逐步流行起來。在可視電話開展的同時(shí)，運(yùn)營商也可開展會議電視業(yè)務(wù)。由于CDMA終端受屏幕大小的限制，召開像現(xiàn)有固定網(wǎng)上開通的會議室型會議電視的可能性較小，而更多地會集中在小范圍內(nèi)的幾個(gè)位于不同地理位置的人互相可見(通過各自的終端)地進(jìn)行相關(guān)問題的商討。</p><p>　　另

28、外在移動環(huán)境下，提供因特網(wǎng)服務(wù)是第三代移動通信系統(tǒng)近期的主要業(yè)務(wù)特征。移動電子商務(wù)可能是最主要最有潛力的應(yīng)用。股票交易、移動辦公室、銀行業(yè)務(wù)、網(wǎng)上購物、機(jī)票及酒店的預(yù)訂、旅游及行程和路線安排、電子與交互式游戲、電子雜志分銷、點(diǎn)播音頻及視頻業(yè)務(wù)訂購等，可能是移動電子商務(wù)中最先開展的應(yīng)用。</p><p>　　基于移動環(huán)境下的Internet服務(wù)則包括Web瀏覽、新聞、體育、天氣查詢、城市黃頁等各種各樣的信息服務(wù)；實(shí)

29、現(xiàn)各類精彩的游戲，如AOD、VOD、卡拉OK、下載游戲軟件等；幫助商業(yè)人士提供移動證券、移動銀行、保險(xiǎn)、網(wǎng)上購物等電子商務(wù)；提供各種生活信息，如旅游及飲食和娛樂的服務(wù)地點(diǎn)、費(fèi)用、時(shí)間、方式等。面向集團(tuán)用戶可以提供虛擬局域網(wǎng)功能(VPN)接入企業(yè)服務(wù)器、內(nèi)部電子郵件、多媒體會議、信息發(fā)布等業(yè)務(wù)。這些數(shù)據(jù)業(yè)務(wù)的應(yīng)用種類繁多，業(yè)務(wù)提供商可以利用CDMA網(wǎng)絡(luò)平臺開發(fā)各種各樣的應(yīng)用，以求最大程度地滿足移動用戶的需求。</p><

30、;p><b>　　本課題的提出與意義</b></p><p>　　就目前而言，CDMA技術(shù)正逐漸向新一代的通信標(biāo)準(zhǔn)3G過渡。這是技術(shù)發(fā)展，用戶需求，市場競爭等等要素導(dǎo)致的，所以目前CDMA的有關(guān)硬件設(shè)計(jì)將越來越完善，對其各種性能的要求，如實(shí)用性，穩(wěn)定性等，也越來越高。而以前的數(shù)字硬件，如DSP將無法承擔(dān)CDMA發(fā)展的重任。</p><p>　　而FPGA（Fie

31、ld Programmable Gate Array）是專用集成電路（ASIC）中集成度最高的一種，用戶可對FPGA內(nèi)部的邏輯模塊和I/O模塊重新配置，以實(shí)現(xiàn)用戶的邏輯。它的功能將完全可以滿足CDMA硬件設(shè)計(jì)的要求。同時(shí)，與之相配套的VHDL（Very High Speed Integrated Circuit Hardware Description Language）語言，是一種用來描述數(shù)字邏輯系統(tǒng)的編程語言，采用類似高級語言的語句

32、格式完成對硬件行為的描述。VHDL的優(yōu)越性，成為現(xiàn)在硬件設(shè)計(jì)師的首選語言。 此外，兼容VHDL語言的軟件也越來越多，也越來越實(shí)用。MAX+PLUS II正是其中的佼佼者。MAX+PLUS II（Multiple Array Matrix and Programmable Logic User System）是美國Altera公司自行設(shè)計(jì)的一種軟件工具，它具有原理圖輸入和文本輸入（采用硬件描述語言）兩種輸入手段，利用該工具所配備的編輯、編

33、譯、仿真、綜合、芯片編程等功能，將設(shè)計(jì)電路圖或電路描述程序變成基本的邏輯單元寫入到可編程的芯片中（如F</p><p>　　所以現(xiàn)在使用軟件MAX+PLUS II，用VHDL語言實(shí)現(xiàn)CDMA系統(tǒng)的邏輯，用FPGA設(shè)計(jì)CDMA系統(tǒng)的主要模塊，是目前研究的重點(diǎn)和熱點(diǎn)之一，同時(shí)它也代表了以后CDMA設(shè)計(jì)的發(fā)展方向。本課題正是基于以上現(xiàn)狀提出的，有著重要的意義。</p><p>　　CDMA系統(tǒng)信

34、道編碼原理</p><p><b>　　CDMA系統(tǒng)原理</b></p><p>　　CDMA是在擴(kuò)頻通信的基礎(chǔ)上發(fā)展起來的。所謂擴(kuò)頻通信，就是將要傳送的具有一定信號帶寬的信息數(shù)據(jù)，用一個(gè)帶寬遠(yuǎn)大于信號帶寬的高速偽隨機(jī)碼進(jìn)行調(diào)制，使原始數(shù)據(jù)信號的帶寬被擴(kuò)展，再經(jīng)載波調(diào)制并發(fā)送出去。接收端使用完全相同的偽隨機(jī)碼對接收到的信號作相關(guān)處理，把寬帶信號轉(zhuǎn)換成原始信息數(shù)據(jù)的窄帶

35、信號(即解擴(kuò))，以實(shí)現(xiàn)信息通信。它通常采取的擴(kuò)頻方案有2種，一是直接序列(Direct Sequence)擴(kuò)頻技術(shù)，另一種是跳頻(Frequency Hopping)擴(kuò)頻技術(shù)。</p><p>　　信息與通信系統(tǒng)中的編碼有4種形式：信源編碼、信道編碼、密碼編碼和多址編碼。信源編碼解決了通信系統(tǒng)的有效性問題，通過壓縮信源冗余信息來提高通信的效率；信道編碼則是通過增加冗余位來達(dá)到保證通信系統(tǒng)的可靠性（通過犧牲帶寬或傳

36、輸速率來換取可靠性）；密碼編碼則是保證了系統(tǒng)的安全性；多址編碼主要是解決多用戶通信問題。</p><p>　　仙農(nóng)第二編碼定理證明，用任意接近信道容量C的傳輸速率R傳送并且傳輸?shù)牟铄e(cuò)率可以任意小的編碼方法是存在的。信道編碼的任務(wù)就是尋找這種編碼。</p><p>　　CDMA系統(tǒng)的信道編碼原理及其框圖：</p><p>　　數(shù)字通信中經(jīng)常用信道編碼來提高數(shù)據(jù)傳輸?shù)目?/p>

37、靠性，在CDMA系統(tǒng)中，進(jìn)入信道編碼的數(shù)據(jù)是由聲碼器產(chǎn)生的以20 ms為一幀的速率可變的數(shù)字語音信號，它的速度分為8 600 bps（全速率）、4000 bps（半速率）、2 000 bps（1/4速率）、800 bps（1/8速率），分別對應(yīng)每幀172、80、40、16 bit。根據(jù)數(shù)據(jù)速率的不同，分別對數(shù)據(jù)幀速率為8.6 kbit/s和4.0 kbit/s進(jìn)行CRC校驗(yàn)編碼，以便在接受時(shí)可以判斷有沒有接收到誤幀，一個(gè)8 bit的尾加

38、在每幀的后面以保證后面進(jìn)行卷積編碼時(shí)，每幀的末尾復(fù)位為全零狀態(tài)。然后每幀進(jìn)行一定碼率的卷積編碼。最后根據(jù)語音速率的不同進(jìn)行符號重復(fù)，使每幀輸出的數(shù)目一樣即576個(gè)符號，達(dá)到28.8 kbps，以便后面進(jìn)行交織。整個(gè)過程如圖2- 1所示。</p><p><b>　　信息位</b></p><p>　　圖2- 1 信道編碼過程圖</p><p>

39、;<b>　　CRC校驗(yàn)</b></p><p><b>　　概述</b></p><p>　　數(shù)據(jù)在傳輸過程中，由于通道傳輸特性不理想，并且受到噪聲或干擾的影響，傳輸?shù)浇邮斩撕罂赡馨l(fā)生錯(cuò)誤判決，并且有時(shí)由于受到突發(fā)的脈沖干擾，錯(cuò)碼會成串出現(xiàn)。因此為了降低通信中的誤碼率，提高數(shù)字通信的可靠性，通常要采用信道編碼來檢錯(cuò)和糾錯(cuò)，信道編碼也稱為差錯(cuò)控制

40、編碼。</p><p>　　差錯(cuò)控制編碼的基本思想是：發(fā)送端在傳輸?shù)男畔⒋a元序列中附加一些冗余的監(jiān)督碼元（校驗(yàn)碼），這些監(jiān)督碼和信息碼之間按編碼規(guī)則形成一定的關(guān)系，接收端則通過檢查這種關(guān)系來發(fā)現(xiàn)或糾正可能產(chǎn)生的誤碼。循環(huán)冗余校驗(yàn)CRC（Cyclic Redundancy Check）是一種高效、可靠的差錯(cuò)控制方法，其編碼簡單、糾錯(cuò)能力強(qiáng)且誤判概率很低，所以在工業(yè)測控及通信系統(tǒng)中得到了廣泛的應(yīng)用。</p

41、><p><b>　　CRC校驗(yàn)原理</b></p><p>　　CRC校驗(yàn)采用多項(xiàng)式編碼方法，被處理的數(shù)據(jù)塊可以看作是一個(gè)n階二進(jìn)制多項(xiàng)式，由來表示，例如一個(gè)8位二進(jìn)制數(shù)10100101可以表示為：。多項(xiàng)式乘除法運(yùn)算過程與普通代數(shù)多項(xiàng)式的乘除法相同；多項(xiàng)式的加減法運(yùn)算以2為模，加減時(shí)不進(jìn)、錯(cuò)位，和邏輯異或運(yùn)算一致，即以2為模的加法和減法是等價(jià)的。</p>

42、<p>　　CRC校驗(yàn)的基本思想是：利用線形編碼理論，在發(fā)送方根據(jù)要傳送的k位二進(jìn)制序列，以一定的規(guī)則產(chǎn)生r位校驗(yàn)用的監(jiān)督碼（即CRC碼），并附在信息后邊，構(gòu)成一個(gè)新的二進(jìn)制代碼序列共n=k+r位，最后發(fā)送出去（其格式如圖4.2所示）；在接收方，則根據(jù)信息碼和CRC碼之間所遵循的規(guī)則進(jìn)行校驗(yàn)，以確定傳送中是否出錯(cuò)。</p><p>　　圖2- 2 添加了CRC的數(shù)據(jù)結(jié)構(gòu)圖</p><

43、;p><b>　　CRC編碼算法</b></p><p>　　采用CRC校驗(yàn)時(shí)，發(fā)送方和接收方使用同一個(gè)生成多項(xiàng)式g(x)(生成多項(xiàng)式是標(biāo)準(zhǔn)化的,我們可以根據(jù)具體需要自行選擇)，將最后的余數(shù)作為CRC校驗(yàn)碼。其實(shí)現(xiàn)步驟如下：</p><p>　?。?）設(shè)待發(fā)送的數(shù)據(jù)塊是m位的二進(jìn)制多項(xiàng)式t(x)，生成多項(xiàng)式為r階的g(x)。在數(shù)據(jù)塊的末尾添加r個(gè)0，數(shù)據(jù)塊的長度

44、增加到m+r位，對應(yīng)的二進(jìn)制多項(xiàng)式為。</p><p>　?。?）用生成多項(xiàng)式去除，求得余數(shù)為r-1階的二進(jìn)制多項(xiàng)式。此二進(jìn)制多項(xiàng)式y(tǒng)(x)就是t(x)經(jīng)過生成多項(xiàng)式g(x)的CRC校驗(yàn)碼多項(xiàng)式。</p><p>　?。?）用以模2的方式減去y(x)，則對應(yīng)的二進(jìn)制序列就是包含了CRC校驗(yàn)碼的待發(fā)送字符串。</p><p>　　用表達(dá)式來表示以上三個(gè)步驟為：<

45、/p><p><b>　　(2-1)</b></p><p>　　其中是商多項(xiàng)式，y(x)是余數(shù)多項(xiàng)式。則有</p><p>　　(2-2) </p><p>　　即是所要發(fā)送的資料及其CRC碼。</p><p>　?。?）接收方校驗(yàn)時(shí)，以

46、計(jì)算的校正結(jié)果是否為0為根據(jù)，判斷資料是否出錯(cuò)。從CRC的編碼規(guī)則可以看出，CRC編碼實(shí)際上是將待發(fā)送的m位二進(jìn)制多項(xiàng)式t(x)轉(zhuǎn)換成了可以被g(x)除盡的m+r位二進(jìn)制多項(xiàng)式T(x)，所以解碼時(shí)可以用接收到的數(shù)據(jù)去除g(x)，如果余數(shù)為零則傳輸正確,否則在傳輸過程中肯定存在錯(cuò)誤。同時(shí)T(x)可以看作是由t(x)和CRC校驗(yàn)碼的組合，所以譯碼時(shí)將接收到的二進(jìn)制數(shù)據(jù)去掉尾部的r位，得到的就是原始數(shù)據(jù)。</p><p&g

47、t;<b>　　卷積編碼</b></p><p>　　卷積碼是分組的，但它的監(jiān)督元不僅與本組的信息元有關(guān)，還與前若干組的信息有關(guān)。這種碼的糾錯(cuò)能力強(qiáng)，不僅可糾正隨機(jī)差錯(cuò)，而且可糾正突發(fā)差錯(cuò)。卷積碼根據(jù)需要，有不同的結(jié)構(gòu)及相應(yīng)的糾錯(cuò)能力，但都有類似的編碼規(guī)律。</p><p>　　卷積碼的描述方式有多種：生成矩陣、生成多項(xiàng)式、D變換，以及主要用于譯碼的樹圖、trelli

48、s圖和狀態(tài)轉(zhuǎn)移圖等。卷積碼的生成矩陣與分組碼不同，他是一個(gè)半無限矩陣（如式（1））。這也就導(dǎo)致了卷積碼在編碼上的輸出是有頭無尾的，即每個(gè)信息段的輸出都是無窮的。實(shí)際中，通過在信息段的后面增加k個(gè)0來分割，因?yàn)樵谶B續(xù)輸入k個(gè)0后輸出也為0。</p><p>　　G = (2-3)</p><p&g

49、t;　　其中：gi為b中第i個(gè)輸入ui的系數(shù)矩陣。</p><p>　　卷積編碼將輸入的k個(gè)信息比特編成n個(gè)比特輸出，特別適合以串行形式進(jìn)行傳輸，時(shí)延小。卷積編碼器的一般形式如圖2-3所示，它包括：一個(gè)由N段組成的輸入移位寄存器，每段有k級，共Nk個(gè)寄存器；一組n個(gè)模2和相加器；一個(gè)由n級組成的輸出移位寄存器，對應(yīng)于每段k個(gè)比特的輸入序列，輸出n個(gè)比特。卷積碼記為（n，k，N）,其中N為約束長度，R＝k/n為編碼

50、效率。</p><p>　　一次輸入Nk級移位寄存器</p><p><b>　　k個(gè)比特</b></p><p><b>　　信息</b></p><p><b>　　卷積碼輸出序列</b></p><p>　　圖2- 3 卷積編碼器的一般形式&l

51、t;/p><p><b>　　交織技術(shù)</b></p><p>　　在陸地移動通信這種變參信道上，持續(xù)較長的深衰落谷點(diǎn)會影響到相繼一串的比特，使比特差錯(cuò)常常成串發(fā)生。然而，信道編碼僅能檢測和校正單個(gè)差錯(cuò)和不太長的差錯(cuò)串。為了解決成串的比特差錯(cuò)問題，采用了交織技術(shù)：把一條消息中的相繼比特分散開的方法，即一條信息中的相繼比特以飛相繼方式發(fā)送，這樣即使在傳輸過程中發(fā)生了成串差錯(cuò)

52、，恢復(fù)成一條相繼比特串的消息時(shí)，差錯(cuò)也就變成單個(gè)（或者長度很短）的錯(cuò)誤比特，這是再用信道再用糾正隨機(jī)差錯(cuò)的編碼技術(shù)（FEC）消除隨機(jī)差錯(cuò)。 </p><p>　　例如：在移動通信中，信道的干擾、衰落等產(chǎn)生較長的突發(fā)誤碼，采用交織就可以使誤碼離散化，接收端用糾正隨機(jī)差錯(cuò)的編碼技術(shù)消除隨機(jī)差錯(cuò)，能夠改善整個(gè)數(shù)據(jù)序列的傳輸質(zhì)量。 </p><p>　　原理：經(jīng)過（n0，k0，m）卷積碼編碼器輸出

53、的由n0比特組成的碼字，被存儲到一個(gè)（n0×i）即n0行i列的塊交織矩陣中，其后按矩陣列的方法讀取并輸出序列。這樣，n0個(gè)連續(xù)編碼比特在讀出串行序列中被（i-1）個(gè)比特相同成為離散編碼比特分布。</p><p><b>　　FPGA原理</b></p><p>　　FPGA是英文Field－Programmable Gate Array的縮寫，即現(xiàn)場可編程門

54、陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。</p><p><b>　　FPGA工作原理</b></p><p>　　FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括

55、可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。FPGA的基本特點(diǎn)主要有： </p><p>　　1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 </p><p>　　2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 &l

56、t;/p><p>　　3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。 </p><p>　　4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 </p><p>　　5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 </p><p>　　可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的

57、最佳選擇之一。 </p><p>　　FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 </p><p>　　加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須

58、專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。</p><p><b>　　FPGA的應(yīng)用</b></p><p>　　FPGA的應(yīng)用可分為三個(gè)層面：電路設(shè)計(jì)，產(chǎn)品設(shè)計(jì)，系統(tǒng)設(shè)計(jì)</p>&l

59、t;p>　　1.電路設(shè)計(jì)中FPGA的應(yīng)用</p><p>　　連接邏輯，控制邏輯是FPGA早期發(fā)揮作用比較大的領(lǐng)域也是FPGA應(yīng)用的基石．事實(shí)上在電路設(shè)計(jì)中應(yīng)用FPGA的難度還是比較大的這要求開發(fā)者要具備相應(yīng)的硬件知識（電路知識）和軟件應(yīng)用能力（開發(fā)工具）這方面的人才總是緊缺的，往往都從事新技術(shù)，新產(chǎn)品的開發(fā)成功的產(chǎn)品將變成市場主流基礎(chǔ)產(chǎn)品供產(chǎn)品設(shè)計(jì)者應(yīng)用在不遠(yuǎn)的將來，通用和專用IP的設(shè)計(jì)將成為一個(gè)熱門行業(yè)

60、！ </p><p><b>　　2.產(chǎn)品設(shè)計(jì)</b></p><p>　　把相對成熟的技術(shù)應(yīng)用到某些特定領(lǐng)域如通訊，視頻，信息處理等等開發(fā)出滿足行業(yè)需要并能被行業(yè)客戶接受的產(chǎn)品這方面主要是FPGA技術(shù)和專業(yè)技術(shù)的結(jié)合問題，另外還有就是與專業(yè)客戶的界面問題產(chǎn)品設(shè)計(jì)還包括專業(yè)工具類產(chǎn)品及民用產(chǎn)品，前者重點(diǎn)在性能，后者對價(jià)格敏感產(chǎn)品設(shè)計(jì)以實(shí)現(xiàn)產(chǎn)品功能為主要目的，F(xiàn)PGA技

61、術(shù)是一個(gè)實(shí)現(xiàn)手段在這個(gè)領(lǐng)域，F(xiàn)PGA因?yàn)榫邆浣涌?，控制，功能IP，內(nèi)嵌CPU等特點(diǎn)有條件實(shí)現(xiàn)一個(gè)構(gòu)造簡單，固化程度高，功能全面的系統(tǒng)產(chǎn)品設(shè)計(jì)將是FPGA技術(shù)應(yīng)用最廣大的市場。</p><p><b>　　3.系統(tǒng)級應(yīng)用</b></p><p>　　系統(tǒng)級的應(yīng)用是FPGA與傳統(tǒng)的計(jì)算機(jī)技術(shù)結(jié)合，實(shí)現(xiàn)一種FPGA版的計(jì)算機(jī)系統(tǒng)如用Xilinx　V-4, V-5系列的FPG

62、A，實(shí)現(xiàn)內(nèi)嵌POWER　PC　CPU, 然后再配合各種外圍功能，實(shí)現(xiàn)一個(gè)基本環(huán)境，在這個(gè)平臺上跑LINIX等系統(tǒng)這個(gè)系統(tǒng)也就支持各種標(biāo)準(zhǔn)外設(shè)和功能接口（如圖像接口）了這對于快速構(gòu)成FPGA大型系統(tǒng)來講是很有幫助的。</p><p><b>　　VHDL語言</b></p><p>　　VHDL 的英文全名是 Very-High-Speed Integrated Ci

63、rcuit Hardware Description Language，誕生于 1982 年[18]。1987 年底，VHDL被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。</p><p>　　VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一

64、個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。</p><p><b>　　FPGA的開發(fā)流程</b></p><p>　　1.文本編輯：用

65、任何文本編輯器都可以進(jìn)行，通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件；</p><p>　　2.功能仿真：將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計(jì)可以跳過這一步，只在布線完成以后，進(jìn)行時(shí)序仿真）；</p><p>　　3.邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡的布爾表達(dá)式和信號的連接關(guān)系。邏輯綜合

66、軟件會生成.edf（edif）的EDA工業(yè)標(biāo)準(zhǔn)文件；</p><p>　　4.布局布線：將.edf文件調(diào)入PLD廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放到FPGA內(nèi)；</p><p>　　5.時(shí)序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。（也叫后仿真）；</p><p>　　6.編程下載：確認(rèn)仿真無誤后，將文件下載到芯片中。</

67、p><p><b>　　整體設(shè)計(jì)方案</b></p><p>　　信道編碼FPGA實(shí)現(xiàn)原理模型圖</p><p>　　如圖4-1所示，開始的時(shí)候通過握手控制信號實(shí)現(xiàn)聲碼器與FPGA之間的數(shù)據(jù)的順利傳輸，系統(tǒng)接到數(shù)據(jù)后，進(jìn)入FIFO,為了實(shí)現(xiàn)實(shí)時(shí)處理，F(xiàn)IFO采用了雙時(shí)鐘即它的輸入輸出采用不同的時(shí)鐘,然后在幀控制信號的控制下完成對輸入的各種速率數(shù)據(jù)進(jìn)

68、行按幀的信號處理。因?yàn)槁暣a器對聲音的處理是以20 ms為一幀,所以幀控制模塊主要包括一個(gè)20 ms的定時(shí)器以及其他的一些輸出控制信號，它是整個(gè)信道編碼的核心，整個(gè)編碼系統(tǒng)在它的控制下完成對聲碼器輸出的數(shù)據(jù)進(jìn)行各種處理。</p><p>　　圖4- 1 實(shí)現(xiàn)原理模型圖</p><p>　　用VHDL來實(shí)現(xiàn)CRC編碼 </p><p>　　由于CRC的編碼過程基本一

69、致，只有位數(shù)和生成多項(xiàng)式不一樣，因此為了敘述簡單，用一個(gè)CRC-4編碼的例子來說明CRC的編碼過程。</p><p><b>　　CRC-4編碼算法</b></p><p>　　設(shè)待發(fā)送的信息t(x)為12位的二進(jìn)制數(shù)據(jù)100100011100；CRC-4的生成多項(xiàng)式為g(x)=，對應(yīng)序列為10011。首先在t（x）的末尾添加4個(gè)0構(gòu)成，數(shù)據(jù)塊就成了100100011

70、1000000。然后用g(x)去除，不用管商是多少，只需要求得余數(shù)y(x)。表4.1給出了除法過程：</p><p>　　表4.1 CRC-4計(jì)算過程</p><p>　　通過三次除法運(yùn)算,我們得到了最終余數(shù)1100,它就是循環(huán)冗余校驗(yàn)碼,那么通過CRC-4編碼器后的輸出數(shù)據(jù)就變成了1001000111001100。</p><p>　　用VHDL實(shí)現(xiàn)CRC-N編

71、碼的流程描述</p><p>　　從上面表中可以看出，CRC編碼實(shí)際上是一個(gè)循環(huán)移位的模2運(yùn)算。對CRC-N，我們假設(shè)有一個(gè)(N+1)bits的寄存器reg1，用來存放信息數(shù)據(jù)，另一(N+1)bits 的寄存器reg2用來存放生成多項(xiàng)式的二進(jìn)制序列，通過對reg1中數(shù)據(jù)的反復(fù)移位及與reg2中對應(yīng)位進(jìn)行異或運(yùn)算，最終該寄存器中的值去掉最高位就是我們所需要的余數(shù)，即CRC碼。圖4- 2所示即為實(shí)現(xiàn)CRC-N編碼的流

72、程圖。</p><p>　　圖4- 2 CRC-N編碼流程圖</p><p>　　CRC-4編碼仿真波形</p><p>　　(如圖4-3)從輸入端datain輸入序列為100100011100；輸出端dataout輸出1001000111001100，其中后四位1100即為CRC校驗(yàn)碼。仿真結(jié)果與理論結(jié)果一致表明該算法和程序是正確的。</p>&l

73、t;p>　　圖4- 3 CRC-4編碼仿真波形圖</p><p>　　在CDMA2000中用到了六種CRC生成多項(xiàng)式：</p><p>　　16 bit CRC生成多項(xiàng)式：</p><p><b>　　(4-1)</b></p><p>　　12 bit CRC生成多項(xiàng)式：</p><p>

74、;<b>　　(4-2)</b></p><p>　　10 bit CRC生成多項(xiàng)式：</p><p><b>　　(4-3)</b></p><p>　　8 bit CRC生成多項(xiàng)式：</p><p><b>　　(4-4)</b></p><p>　

75、　6 bit CRC生成多項(xiàng)式（除配置為RC1和RC2前向業(yè)務(wù)信道外所有前向信道）： (4-5)</p><p>　　6 bit CRC生成多項(xiàng)式（配置為RC1和PC2前向業(yè)務(wù)信道）：</p><p><b>　　(4-6)</b></p><p><b>　　尾比特添加</b

76、></p><p>　　所有需要進(jìn)行尾比特添加的信道，均是在每幀尾部添加8個(gè)“0”，目的是為下一功能模塊卷積編碼器做準(zhǔn)備。</p><p><b>　　卷積編碼實(shí)現(xiàn) </b></p><p>　　卷積編碼需要選擇約束長度和編碼效率。約束長度應(yīng)盡可能大，以便獲得良好的性能。然而隨著約束長度的增加，解碼器的復(fù)雜性也增加?，F(xiàn)代的VLSI的實(shí)現(xiàn)已

77、經(jīng)可獲得約束長度為9的卷積碼，因此，在CDMA2000中使用的所有卷積碼的約束長度都為9。CDMA2000 1X前向鏈路信道采用的卷積編碼速率為1/2與1/4。約束長度為9、編碼速率為1/2的卷積碼的生成函數(shù)為g0=753(八進(jìn)制)和g1=561(八進(jìn)制)，該卷積碼編碼器的結(jié)構(gòu)圖如圖4-4所示：</p><p>　　圖4- 4 R＝1/2的卷積編碼器</p><p>　　經(jīng)過編碼的符號從

78、c0與c1輸出，先輸出c0后輸出c1。其中c0為信息比特輸入與D1、D2、D3、D5、D7、D8相異或的結(jié)果；c1為信息比特輸入與D2、D3、D4、D8相異或的結(jié)果。寄存器數(shù)據(jù)依次移位，信息比特輸入D1。</p><p><b>　　實(shí)現(xiàn)程序如下：</b></p><p>　　if(j=’0’) then</p><p>　　dataout&l

79、t;=datain xor reg(1) xor reg(2) xor reg(3) xor reg(5) xor reg(7) xor reg(8)； // 先輸出c0</p><p>　　j：=’1’； </p><p>　　else if (j=’1’) then</p><p>　　

80、dataout<=datain xor reg(2) xor reg(3) xor reg(4) xor reg(8)； //后輸出c1</p><p>　　reg:=reg(7 downto 1)&datain； //寄存器數(shù)據(jù)移位</p><p><b>　　j：=’0’；</b></

81、p><p>　　約束長度為9、編碼速率為1/4的卷積碼的生成函數(shù)為g0=765(八進(jìn)制)和g1=671 (八進(jìn)制)，g2=513(八進(jìn)制)，g3=473(八進(jìn)制)，該卷積碼編碼器的結(jié)構(gòu)圖如下所示：</p><p>　　圖4- 5 R＝1/4的卷積編碼器</p><p>　　經(jīng)過編碼后的符號輸出順序?yàn)椋篶0 、c1、c2、c3。c0為信息比特輸入與D1、D2、D3、D4

82、、D6、D8相異或的結(jié)果；c1為信息比特輸入與D1、D3、D4、D5、D8相異或的結(jié)果；c2為信息比特輸入與D2、D5、D7、D8相異或的結(jié)果；c3為信息比特輸入與D3、D4、D5、D7、D8相異或的結(jié)果。編程實(shí)現(xiàn)同R＝1/2的卷積編碼器。</p><p><b>　　符號重復(fù)</b></p><p>　　符號重復(fù)的目的是使速率可變的信道一幀數(shù)據(jù)的長度與后面交織器的交

83、織長度保持一致，該交織器的長度是與同一速率組中最高速率的信道傳輸一幀的長度相一致的。同時(shí)也使得同一速率組中的信道傳輸在交織前達(dá)到速率匹配。符號重復(fù)可通過選用速率為卷積編碼器時(shí)鐘速率相應(yīng)整數(shù)倍的時(shí)鐘讀取數(shù)據(jù)來實(shí)現(xiàn)。</p><p><b>　　符號刪除</b></p><p>　　符號刪除的目的是使得速率可變的信道所傳輸一幀的數(shù)據(jù)在進(jìn)入交織前與交織器長度達(dá)到一致，它的作

84、用與符號重復(fù)是類似的。符號刪除的刪除方式及刪除率在前面的信道特性中已給出。刪除方式中“1”表示對應(yīng)位保留，“0”表示對應(yīng)位刪除。</p><p><b>　　塊交織</b></p><p>　　交織是重新排列符號序列的過程，是可以獲得時(shí)間分集的重排過程。交織編碼主要用來糾正突發(fā)差錯(cuò)，即使突發(fā)差錯(cuò)分散成為隨機(jī)差錯(cuò)而得到糾正，交織編碼前后，碼速率不變，交織后的符號按以下公

85、式給出的地址從交織器取出。</p><p>　　對DS方式下的F-SYNCH、F-PCH和前向業(yè)務(wù)信道（RC1和RC2）：</p><p><b>　　(4-7)</b></p><p>　　式中，表示被讀出符號的地址；， 表示對x向下取整；</p><p>　　表示y的m位比特反轉(zhuǎn)值。</p><p

86、>　　對DS方式下的F-BCCH、F-CACH、F-CCCH和前向業(yè)務(wù)信道（RC3～RC9）：</p><p><b>　　當(dāng)為偶數(shù)時(shí)</b></p><p><b>　　(4-8)</b></p><p><b>　　當(dāng)為奇數(shù)時(shí)</b></p><p><b>

87、;　　(4-9)</b></p><p>　　以上公式中的參數(shù)和由下表4.2給出，這些參數(shù)是規(guī)定好的，我們應(yīng)用時(shí)只需查閱即可。</p><p>　　表4.2 交織參數(shù)表</p><p>　　交織器生成的流程圖如下：</p><p>　　圖4- 6 交織實(shí)現(xiàn)流程圖</p><p><b>　　交

88、織仿真圖如下：</b></p><p>　　圖4- 7 交織仿真圖</p><p><b>　　方案所達(dá)到的效果</b></p><p>　　該方案用一個(gè)FPGA芯片實(shí)現(xiàn)了CDMA系統(tǒng)的信道編碼，通過軟件仿真和硬件實(shí)現(xiàn)，各種參數(shù)和關(guān)鍵點(diǎn)的波形都和理論比較接近，達(dá)到了預(yù)期的效果。</p><p><b&

89、gt;　　結(jié)論</b></p><p>　　對于本課題而言，已經(jīng)基本完成了其研究目的，但是也存在著缺陷與不足：</p><p>　　在CDMA數(shù)字基帶試驗(yàn)系統(tǒng)中，本課題實(shí)現(xiàn)的只是其中的一部分。我認(rèn)為只有將整個(gè)CDMA數(shù)字基帶試驗(yàn)系統(tǒng)全部用VHDL語言實(shí)現(xiàn)后才能真正確定以此來設(shè)計(jì)CDMA系統(tǒng)的正確性。所以在后期工作中實(shí)現(xiàn)CDMA接收部分是重中之重。</p><

90、p>　　實(shí)現(xiàn)的技術(shù)太少。本課題雖然只是實(shí)現(xiàn)CDMA系統(tǒng)的有關(guān)核心技術(shù)，但是衍生于它，而與它息息相關(guān)的其他技術(shù)，如頻率抽取，碼行同步等等，在核心技術(shù)中都起到了很大的作用，甚至已經(jīng)成為了核心技術(shù)中的一部分。在本課題中卻不考慮，這樣無法充分顯示CDMA通訊系統(tǒng)的優(yōu)越性。</p><p>　　本課題只是給出了波形仿真結(jié)果，但是在EDA設(shè)計(jì)的過程中，這僅僅只是理論方面的有關(guān)研究，隨之還有將理論研究的結(jié)果運(yùn)用于實(shí)際，即

91、將程序下載到FPGA中，在實(shí)際的電路中進(jìn)行測定，看它是否實(shí)現(xiàn)了所要求的邏輯。這也是EDA設(shè)計(jì)的必須步驟。由此可見，本課題的研究是不完整的。</p><p>　　此外還有其他的一些不足，如代碼結(jié)構(gòu)有些不合理，擴(kuò)展性不強(qiáng)，等等。但即使如此，在我的畢業(yè)設(shè)計(jì)的整個(gè)過程中，以上的結(jié)果已經(jīng)令我受益匪淺了。</p><p>　　畢業(yè)設(shè)計(jì)的完成，畢業(yè)論文的寫作對于我來說都是第一次，我從其中學(xué)到了很多，這個(gè)

92、過程就是一個(gè)學(xué)習(xí)的過程。再過一些時(shí)間，我就要踏上工作崗位了，那也是一個(gè)長期的學(xué)習(xí)過程。我將鼓足勇氣，在自己的專業(yè)這條道路上走得更遠(yuǎn)。</p><p><b>　　致 謝</b></p><p>　　大學(xué)生活即將結(jié)束，在此，我要感謝所有曾經(jīng)教導(dǎo)過我的老師和關(guān)心過我的同學(xué)，感謝xx老師在畢業(yè)設(shè)計(jì)中抽出時(shí)間給我講解設(shè)計(jì)思想，幫我理清思路。本論文是在xx老師的精心指導(dǎo)下

93、完成的，無論是在設(shè)計(jì)編程階段還是在論文寫作過程中xx老師都給予了我很大的支持與幫助。xx老師認(rèn)真負(fù)責(zé)和謙虛嚴(yán)謹(jǐn)?shù)墓ぷ鲬B(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和深厚的理論水平都使我獲益匪淺，對于我以后的工作和學(xué)習(xí)都有巨大的幫助作用。衷心感謝她給予我的關(guān)心和指導(dǎo)，感謝我的同學(xué)在畢業(yè)設(shè)計(jì)中給予我的幫助。</p><p>　　感謝所有在我成長過程中給予我?guī)椭娜藗儯辛舜蠹业膸椭攀沟梦业恼撐牡靡皂樌赝瓿伞?lt;/p><

94、p><b>　　附 錄</b></p><p>　　1.為完成求得CRC序列，可以使用一個(gè)4位移位寄存器CRC_RG（3：0）。若以nexbit標(biāo)記該位流的下一位，它由從幀起始至數(shù)據(jù)場結(jié)束的無填充位的序列給定。CRC序列的計(jì)算如下：</p><p>　　reg1=0 

95、 //初始化寄存器</p><p><b>　　repeat</b></p><p>　　reg2 = nexbit xor reg1（3）;</p><p>　　reg1（3：1） = reg1（2：0）; //寄存器左移一位

96、</p><p>　　reg1（0） = 0;</p><p>　　if reg2 then</p><p>　　reg1（3：0） = reg1（3：0） exor （4599H）;</p><p><b>　　end if</b><

97、/p><p>　　unit（CRC序列開始或者存在一個(gè)出錯(cuò)狀態(tài)）</p><p>　　得到CRC序列為： 0101，發(fā)送/接收數(shù)據(jù)場的最后一位后，CRC_RG包含CRC序列，CRC序列后面是CRC界定符，它只包含一個(gè)隱位（高電平）1。</p><p>　　串行算法的VHDL程序代碼如下：</p><p>　　Library ieee;&

98、lt;/p><p>　　Use ieee.std_logic_1164.all;</p><p>　　Use ieee.std_logic_unsigned.all;</p><p>　　Use ieee.std_logic_arith.all;</p><p>　　Entity can_vhdl_crc&

99、#160;is</p><p><b>　　port （</b></p><p>　　clk : in std_logic;</p><p>　　data : in std_logic;</p><p>　　enable : in&

100、#160;std_logic;</p><p>　　initialize : in std_logic;</p><p>　　crc : out std_logic_vector（3 downto 0））;</p><p>　　End entity can_vhdl_

101、crc;</p><p>　　Architecture rtl of can_vhdl_crc is</p><p>　　Type xhdl_46 is array（0 to 3） of std_logic_vector（3 downto 0）;</p&g

102、t;<p>　　Signal crc_next : std_logic;</p><p>　　Signal crc_tmp : std_logic_vector（3 downto 0）;</p><p>　　Signal crc_xhdl1 : std_logic_v

103、ector（3 downto 0）;</p><p><b>　　begin</b></p><p>　　crc <= crc_xhdl1;</p><p>　　crc_next <= data xor crc_xhdl1（3） ;</p

104、><p>　　crc_tmp <= crc_xhdl1（2 downto 0） & ‘0‘ ;</p><p>　　process （clk）</p><p><b>　　begin</b></p><p>　　if （c

105、lk‘event and clk = ‘1‘） then</p><p>　　if （initialize = ‘1‘） then</p><p>　　crc_xhdl1 <= "0000";</p><p><b>　　

106、else</b></p><p>　　if （enable = ‘1‘） then then</p><p>　　if （crc_next = ‘1‘） then</p><p>　　crc_xhdl1 <= crc_tmp xo

107、r "1001";</p><p><b>　　else</b></p><p>　　crc_xhdl1 <= crc_tmp ;</p><p><b>　　end if;</b></p><p><b>　　e

108、nd if;</b></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　end Architecture r

109、tl;</p><p>　　★★★★★★★★★★★★★★★★★★★★★★★★★★★★★★</p><p><b>　　2.交織器的編碼</b></p><p>　　Library ieee;</p><p>　　Use ieee.std_logic_1164.all;</p><p

110、>　　Use ieee.std_logic_signed.all;</p><p>　　Use ieee.std_logic_unsigned.all;</p><p>　　Use ieee.std_logic_arith.all;</p><p>　　library lpm;</p><p>　　use

111、lpm.lpm_components,all;</p><p>　　library altera_mf;</p><p>　　use altera_mf.altera_mf_components.all;</p><p>　　entity gsm_vhdl is</p><p>　　generic(intl_length:positive:=

112、456);</p><p>　　poro(clk:in std_logic;</p><p>　　data_in:in std_logic;</p><p>　　wr_addr_a,rd_addr_a;buffer std_logic_vector(8downto 0);</p><p>　　ram_select_cnt;buffer std

113、_logic_vector(9downto 0);</p><p>　　ram_select,ram_read_ena;buffer std_logic;intlv_out;buffer std_logic);</p><p>　　end entity gsm_vhdl;</p><p>　　architecture address_control_fan of g

114、sm_vhdl is</p><p>　　signal ram_read_delay1:std_logic;</p><p>　　signal ram_out_a,ram_out_b;std_logic:</p><p><b>　　begin</b></p><p>　　ram_select_cnt_mine:com

115、ponet lmp_counter</p><p>　　generic map(lmp_width=>10,lpm_modulus=>912)</p><p>　　port map(lpm_width=>’1’,q=>ram_select_cnt);</p><p>　　ram_select_mine:component lpm_counte

116、r</p><p>　　generic map(lpm-width=>10,lpm_repre_sentation=>”unsigned”)</p><p>　　popt map(data=>ram_select_cnt,datab=>”0111001000”ageb=>ram_select);</p><p>　　data_input