基于改進自適應遺傳算法的CMOS運放的電路級綜合方法的研究.pdf

1、隨著大規(guī)模集成電路的迅速發(fā)展，專用集成電路正朝著系統(tǒng)集成的方向發(fā)展，這類系統(tǒng)通常既包含數(shù)字電路又包含模擬電路。對于數(shù)字電路而言，人們可以利用基于硬件描述語言的邏輯綜合工具對其進行迅速可靠的綜合，而模擬電路仍然由模擬電路專家們手工設計完成的?；谏鲜鲈?，目前迫切需要對模擬集成電路的設計方法進行改進。 本論文主要研究了CMOS運算放大器的電路級綜合方法問題。 首先分析了基于模擬和基于方程的電路性能評估技術。提出了“層次式分

2、解+基于規(guī)則”的拓撲綜合方法，即采用層次式分解法的思想構建了一個具有24種有效拓撲的CMOS運放拓撲庫；而在進入優(yōu)化階段時采用基于規(guī)則的方法從所構建的拓撲庫中選擇最佳電路拓撲進行器件尺寸的優(yōu)化。 其次用準精確懲罰函數(shù)法構造出代價函數(shù)，并作為改進自適應遺傳算法的適應度函數(shù)，從而將模擬集成電路的電路級綜合問題映射成無約束最大化問題。 再次，在詳細分析模擬退火法和遺傳算法的基礎上，提出了一種新的數(shù)學優(yōu)化算法——改進自適應遺傳算