基于雙口RAM的改進(jìn)型BIST設(shè)計(jì)與研究.pdf

1、半導(dǎo)體技術(shù)的飛速發(fā)展使芯片的集成度按摩爾定律持續(xù)提高，如今可以在單個(gè)芯片上集成幾億個(gè)晶體管。這就使得集成電路的測(cè)試變的越來(lái)越復(fù)雜，也越來(lái)越棘手。常用的可測(cè)性設(shè)計(jì)技術(shù)有專項(xiàng)設(shè)計(jì)、掃描設(shè)計(jì)、邊界掃描設(shè)計(jì)和內(nèi)建自測(cè)試設(shè)計(jì)(BIST)。本文的主要工作是對(duì)視頻疊加芯片VAD-SOC的嵌入式雙口RAM進(jìn)行可測(cè)性設(shè)計(jì)。 為了減少測(cè)試生成的代價(jià)和降低測(cè)試施加的成本，本文采用BIST技術(shù)。測(cè)試一般基于一定的故障模型，所以本文首先詳細(xì)分析了存儲(chǔ)器件

2、的物理結(jié)構(gòu)及其可能的失效機(jī)理并確定了針對(duì)雙口RAM的故障模型，接下來(lái)分析了相關(guān)測(cè)試算法，采用一種改進(jìn)的MarchC+測(cè)試算法，通過(guò)從兩個(gè)端口同時(shí)施加測(cè)試來(lái)檢測(cè)故障和節(jié)省時(shí)間，并把它擴(kuò)展成字定位的算法來(lái)對(duì)一個(gè)容量為1K×32位的雙口RAM施加測(cè)試。 在實(shí)際應(yīng)用中，SRAM測(cè)試不僅考慮SRAM本身的測(cè)試，還有BIST邏輯和周圍邏輯電路的測(cè)試。本文通過(guò)一個(gè)包括BIST控制器和SRAM測(cè)試環(huán)路的測(cè)試結(jié)構(gòu)來(lái)實(shí)現(xiàn)這種功能，相對(duì)于典型的單口R