片上多核系統(tǒng)高速緩存的功耗管控方法研究.pdf

1、隨著集成電路工藝的進(jìn)步以及計(jì)算機(jī)技術(shù)的不斷發(fā)展，片上多核處理器正逐步取代傳統(tǒng)的單核處理器成為未來(lái)的主流。然而由于芯片集成度的提高，芯片的功耗密度也越來(lái)越大，功耗問(wèn)題已經(jīng)成為制約高性能處理器進(jìn)一步發(fā)展的瓶頸。而cache作為連接cpu以及主存之間的緩沖區(qū)，其在系統(tǒng)的數(shù)據(jù)傳輸及存儲(chǔ)中發(fā)揮著重要作用。而且由于cache面積的不斷增加，其在片上多核系統(tǒng)中所占的功耗比例也越來(lái)越大。因此降低cache的功耗對(duì)于優(yōu)化整個(gè)片上多核系統(tǒng)的功耗有著至關(guān)重要

2、的作用。
　　本文從程序的訪存特性入手來(lái)優(yōu)化片上緩存的功耗問(wèn)題。在程序運(yùn)行的過(guò)程中，通過(guò)統(tǒng)計(jì)發(fā)現(xiàn)可以將緩存的訪問(wèn)分為協(xié)議訪問(wèn)和數(shù)據(jù)訪問(wèn)兩種類(lèi)型，而且其中協(xié)議訪問(wèn)占據(jù)了幾乎一半的訪問(wèn)空間。因此，我們提出了一種軟硬件協(xié)同的緩存功耗管控方案。該方案是基于現(xiàn)有管控方案中電壓門(mén)控技術(shù)和緩存衰退機(jī)制之上改進(jìn)的一種管控方案，該方案可以在滿(mǎn)足程序性能約束的前提下，極大程度上降低系統(tǒng)的功耗。
　　另一方面，在程序運(yùn)行的過(guò)程中，通過(guò)跟蹤線(xiàn)程的訪

3、存行為發(fā)現(xiàn)有些線(xiàn)程私有的數(shù)據(jù)被映射到了離線(xiàn)程較遠(yuǎn)的地址空間上。該訪問(wèn)特性導(dǎo)致了訪問(wèn)延時(shí)的增加以及網(wǎng)絡(luò)擁塞所引起的網(wǎng)絡(luò)功耗的增加。因此本文提出了一種線(xiàn)程私有數(shù)據(jù)地址空間重映射的算法，在一定程度上實(shí)現(xiàn)了系統(tǒng)的性能及功耗的雙重優(yōu)化。
　　最后，為了驗(yàn)證本文功耗管控方案的有效性，本文通過(guò)軟件仿真器對(duì)該方案進(jìn)行了仿真驗(yàn)證，同時(shí)也和現(xiàn)有的其他方案進(jìn)行了對(duì)比。仿真結(jié)果表明，本文提出的方案可以在對(duì)系統(tǒng)造成低于3％的性能損失條件下，降低系統(tǒng)平均75